TWI288472B - Semiconductor device and method of fabricating the same - Google Patents

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TWI288472B
TWI288472B TW090131024A TW90131024A TWI288472B TW I288472 B TWI288472 B TW I288472B TW 090131024 A TW090131024 A TW 090131024A TW 90131024 A TW90131024 A TW 90131024A TW I288472 B TWI288472 B TW I288472B
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Description

1288472 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種謀求全體矽(Bulk)半導體所使用 之電晶體(Transistor)達到微型化與高性能化之半導體元件 及其製造方法。 【先前技術】 現在，就適用於微型化與高性能化之電晶體而言，使 用絕緣層上有石夕(Silicon On Insulator，SOI)基板並使通道 區（Channel Region)完全空乏化(Full Depleted)之金屬絕緣 半導體％ 效電晶體（Metal-Insulator_Semiconductor Field
Effect Transistor，MISFET)已在各個研究所中研究開發。 以下，此種MISFET稱為完全空乏絕緣層上有矽場效電晶 體（Full Depleted-Silicon On Insulator Field Effect
Transistor ’ FD-SOIFET)。此種元件基本上是具有必要的不 純物濃度與厚度之結構，以使形成通道區域之氧化膜上的 矽層完全空乏化。 就fd_soifet而言，由於埋於通道區底部之氧化膜會 分擔一部分來自閘極電極之垂直方向電場，因此通道區域 所承文之垂直方向電場就會減小。此種通道區域之垂直方 向1場的緩和結果，會使得通道區域之載子(Carrier)移動 度變大，而可以得到具有高電流驅動能力之優點。 二少然而，在考慮使FD-SOIFET更加微型化時，也會產生 午夕夹”占、舉例來說’為了抑制短通道效應(Short Channel Effect) ’就必須使用具有非常薄的矽層之s〇I基板，然而 1288472 使用薄的石夕層不但會使寄生電阻變大，而且由於通道區域 上下方包’熱傳導率比則、之氧倾，因此會使没極附 ，之自己加熱區域產生之熱的傳導變差、性能劣化變大 等。此外，也會產生所謂維持s〇I基板之品質與閘極絕緣 f之信賴性變的困難，電浆損害(Plasma Damage)變大等問 題。另外，目前SOI基板之成本很高也是一個缺點。 有鑑於此’必須試著使全體矽半導體所使用之 FO_SOIFET能夠發揮同樣的效果，並且也要能夠解決上述 FD-SOIFET之缺點。具體而言，一麵似s〇IFET之發明 已經被提出，此種擬似s〇IFET係當通道區域為p型層時， 在其下方，置具有低不純物濃度之η—型層而形成p/n-/p 、、、。構，以藉由内建電位(Buibin p〇tential)而空乏化。（Π Mizuno et al5：199l Symp. on VLSI Tech. ρ.109(199ΐχ 2.M.Miyamoto et ai，:n)EM Tech· Dig· ρ·411(1998)，3·石 井、宮本：特開平7_335837號專利案等）。 y然而，在習知的擬似SOIFET中，未解決之問題仍然 很多’在次微米(Sub-micron)製程中要得到充分的性能仍然 很困難、亦即，文獻1至文獻3所揭示之近似soife丁中， LiL區域之床度(厚度)較源極/没極擴散層之深度還要深。 因此’要使元件更微型化時，會大大的妨礙抑制短通道效 應之效果。而且，為了實現使元件通道區之半導體層完全 空乏化所必須之低不純物濃度層，由於閘極長度(通道長度） 在次微米世代時變短了，因此就會有產生擊穿（punch througth)現象之問題。所以，為了防止擊穿現象之問題， 1288472 就必:::有2、文獻3所揭露之複雜的汲極結構。 雜(C〇_erDoping)使所形成 之4中，係'以相反摻 η-^-f^n^s n l ^ /原極、/及極擴散層底部到達 而_進^1桑1會使源極與沒極之接合電容變大， έ士構讀2、文獻3切揭示得騎道區ρ/η—/ρ =之方法中’必須考慮用離子植人法。然而實際上口用 所形Ϊ之ρ/ΙΓ/ρ結構’對於降低通道區域之不 、、、屯物/辰度14使其薄膜化會有所限制。 【發明内容】 半導發:所揭露之一種半導體裝置，此裝置具備有 + ¥體基底、通過-閘極絕緣層而形成於上述半導體 之表面的開極電極、形成於上述半導體基底中並相對=著 上述閘極電極正下方之通道區域之源極與汲極擴散層（上 述源極與汲極紐層是域電阻區域、從此低電阻區域擴 張至上述通道區酬近卿成之具有較低電阻區低之不純 物浪度的淺親區所構成）、形成於上述源極無極擴散層 之間的上述通道區域之具有第—導電㈣之第—不純物推 竑層、形成於上述第一不純物摻雜層下方之具有第二導電 型態之第二不純物摻雜層、以及形成於上述第二不純物摻 雜層下方之具有第一導電型態之第三不純物摻雜層。其 中，上述之第一不純物摻雜層之接合深度係設定成與上述 源極與;及極擴政層之擴張區域的接合深度進屋直^歲，上 述之第二不純物摻雜層之不純物濃度與厚度係設定成能夠 1288472 ，第-不純物摻雜層與第三不純物摻雜層之間藉由產生内 建電位(Built-in Potential)而完全空乏化。 關於本發明所揭露之另一種半導體裝置，此 ，半導體基底、通過-閘極絕緣層而形成於上述半=體= =，面_極電極、形成於上料物基底巾並相對夹 ^述閘極電極正下方之通道區域之源極與汲極擴散層、 擴散層之間的上述通道區域 以及开4m、: 怨之第二不純物摻雜層、 能之第不站ί:一不純物摻雜層下方之具有第-導電型 層。其中’上述之第-不純物摻雜層 的接二二t;上極擴散層之擴_ f農度與厚度係_成使第三不純 =原極與汲極擴散層之接合深度要深，並且於i-ΐ 完全』=與第三不純物摻雜層之間藉由產生内建電位而 物摻雜層之半導體基底二、4/.「導電型態之第一不純 體層之餘、對上料辦;;1=axlaI)成絲摻雜半導 ，與上述第，::=== 成铃上述弟二不純物摻雜層相連 1288472 接之具有第一導電型態之第三不純物摻雜層的製程、於上 迷之第三不純物摻雜層上形成通過閘極絕緣層的閘極電極 的製程、以及於上述半導體基板之上述閘極電極在自對準 =狀態下，形成具有接合深度較上述第三不純物摻雜層與 ，二不純物摻雜層之接合面深，且較第二不純物摻雜層與 第一不純物摻雜層之接合面淺之源極與汲極擴散層之製 程。 ’、 “為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 以下請參照所附圖示，用以說明本發明之各個實施 例。在下述之實施例中都是以η通道MISFET作說明，當 然各個部分之導電型態相反的P通道MISFET同樣的也可 以適用本發明。 第一實施例 第1圖為繪示本發明之第一實施例所揭示MISFET之 結構剖面圖。 在矽基底1之表面利用井離子植入製程等形成p型層 2於p型層2上形成低不純物濃度之n—型層3、铁後形 成構成通道區域之P型層4。在下述之說财，此種、p/n- =結構中’至少上部之p型層4與下部之η型層3係並用 猫晶成長製程與離子植入製程以形成之。 接著，於構成通道區域之ρ型層4上形成通過閘極絕 1288472 Ϊ: ?電極6是由具有所設定功函數 之五屬电極6a與堆$於其上之多晶 源極與汲極擴散層7是由以設 所、、且成 之側壁絕緣層8與閘極電極6為罩幕，':用離 =成之n+型低電阻區7a、與以側壁絕緣層8形成/ 至料献 n+_^ 7a擴張至核區域且具錄n+龍電 濃度的淺η型擴張區域構成。n+型低電=之；^ 成突出閘極絕緣層5之位置上方的狀態 =二
=藉^閘極電極6形成後，進行選擇性長S 成之。因此，藉由利用此種結構，可以使η+型低電阻區 7a之底部接合面無法到達ρ型層2之位置，亦即位於η_ 型層3内部。 、 、曲閘極電極6下方ρ/η-/ρ接合結構之η-型層3之不純物 /辰度與厚度係設定成能夠使上下之ρ型層4與口型層2之 間產生内建電位而完全空乏化。因此，本實施例之^效電 晶體具有類似在通道區域下埋入絕緣層之s〇l結構而形成 擬似SOIFET。以下，此種電晶體即所謂在空乏層上有矽# 之場效電晶體（Silicon 0n Depleti〇n Uyer FET， SODELFET)，稱為 SODELFET。 而且，形成通道區域之p型層4可藉由選擇其不純物 濃度與厚度以在通道反轉層形成時完全空乏化，因而形成 完全空乏化元件，亦即FD_S0DELFET。特別是為了抑制 紐通道效應，P型層4必須非常的薄，其接合深度(與n— 11 1288472 f必須和源飾及極之擴張區域7b之接 &冰，相同或域。在第丨圖之例子中，p型層4之接人 深度是姉極與汲極之擴張區域7b之接合深度為淺之； 況0 =圖為緣示以P型層4之不純物漢度為參數，p型 層4旱度與啟始值電墨滾降(R〇u 〇ff)值咖(短通道時啟 始值㈣與長通道時啟始值電壓之差)之關係。此外，如第 13圖所不’啟始值電壓滾降值罐隨著間極長度⑷亦 即通道長度)變小*增大。第3圖中之數據係為以n—型層3 之不純物濃度lE16/cm3、閘極氧化層厚3nm、電源 1.2V之情況下所得狀計算絲。為了與sqifet作比 較’在第3圖中也緣示了 S0IFET之數據，其中被虛線所 包圍之數據顯示使用均一摻雜之整塊矽之一般全體矽 場效電機體(Bulk FET)之情況。 在第3圖中，p型層4之厚度越小，啟始值電壓滾降 值5Vth逐漸接近〇，可以抑制短通道效應。因此，本實施 例之SODELFET具有與SOIFET相同之效果，藉由使通道 區域薄膜化可以減弱沿著汲極形狀之電位分佈之二次效· 果，而使垂直方向之一次電位分佈只取決於啟始值電壓。 而且，在第3圖中，就相同的啟始值電壓滾降值δν^ 而言，本實施例之SODELFET之p型層4厚度較s〇IFET 為厚。在此，不需要形成過度的薄膜而可以作為MISFE丁， 亦即可以減少起因於p型層4厚度之不均一所造成之啟始 值電壓之不一致，對於實際元件之製造是有利的。 12 1288472 第二純物濃度有"。如 ^ ^㈢4之不純物浪度在lE17/cm3以上時， 到相膜化而抑制短通道效應之效果，而無法得 下方^ 效果。這是因為薄膜化使得通道區域正 工，/之延伸變小所造成之結果。因此，作為通道 ^之p 5Lf 4必須使其不純物濃度與厚度制最佳化。 如由璉擇作為通道區之P型層4的不純物濃度 函數，可以在通道反轉層形成時只使部 =層4之空乏化。因此，可以得到部分空 ， 稱為 PD-SODELFET。 此外藉由内建電位而完全空乏化所需要之『型層3 也必須使其不純物濃度與厚度最佳化。在η—型層3 一部份 ，留未空乏化，會使源極與汲極驗路而造成漏電流變 大。另一方面，此η-型層3之厚度也決定通道區域之垂直 電場的緩和程度，為了 _增大通道區域之載子移動度，η 型層3之厚度越大越好。 、第4圖為緣不η—型層3厚度對顯示短通道效應之3Vth 以及載子移動度(f子移動度㈣之關圖。在第4圖中，^鲁 型層3之厚度越厚，電子移動度％越大，§靴也越大。 亦即’抑制短通道效應之效果與載子移動度之改善為協調 (Trade Off)之關係。 做為源極與汲極之低電阻區域7a之n+型層的接合深 度’如上述是設定成較n—型層3與p型層2之接合面為淺。 因此，與低電阻區域以之一型層到達ρ型層2之深度所 13 1288472 形成之情況相綠，可以抑制源極鼓極之接合電容與接 合漏電流’另外也可以期待得到所謂低啟始值電壓與耐高 擊穿現象電壓之效果。而且，源極紐極之接合電容 之結果’使得電晶體可以高速操作。 如欲使上述之p/n7p結構之*純物濃度與厚度最佳 化，就必須使製祕件最佳化。在本發明人之製程模擬 (Process Simulation)t ^ p/n'/p ^ 3 的離子植人法以形成之’很明_是較為_的。亦即， 第1圖中藉由離子植入法所形成之不純物濃度為刪/cm3 之D型層2，是在大摻雜量與高加速能量下進行，其不純 物分佈之深度方向下部份會擴大。然後，在已形成之p型 層2的表面部分再以離子植入法形成低不純物濃度之 型層3與p型層4，所得到不純物輪廓與預期之不純物輪 廓會相差很大。 因此’在本發明之製程中，第i圖之做為通道區域之 p型層4與其下方之n-㈣3是利μ晶成長層。具體而 言，可得到第1圖之ρ/ιΓ/ρ接合結構的製程例子， 說明之。 第5Α圖至第5D圖為繪示適用於具體之大型積體電路 (Large Scale Integrati()n，LSI)，&含元件隔離結構能夠得 到p/n /p結構之一例的製程剖面圖。首先，請參照第5八 圖，於矽基板1之表面形成由阻障氧化膜21與氮化矽膜 22所組成之堆疊罩幕，然後於元件隔離區以反應性離子蝕 刻形成溝渠，並在溝渠中填入元件隔離絕緣膜23。 14 1288472 接著，請參照第5B圖，移除氮化矽膜22與阻障氧化 膜後，進行硼(B)離子植入以形成p型層2。具體而言， ，離：植入之條件例如是加速電壓為2〇keV，摻雜劑量 例如3 Ί ’於？型層2上利縣晶成長形成厚度 例如疋8〇nm之未摻雜之矽層1〇。 接著，請參照第5C圖，於此石夕層1〇中進行坤(a 广以形成n-型層3。具體而言，_(As)離子植入之 :例巧_為2〇keV，摻雜劑量5χΐ〇1^ :茶照弟5D圖，進行领⑻離子植入以於 、 部分形成p型声4。且贼二^ 之表面 加_ 二二 == 兩-欠第6E圖騎示為了形成p/n—/p結構，使用 ^人：曰曰成長之一例的製程剖面圖。首先，請： 二==同广之元件_^^ 石々g 1n 上利用猫晶成長形成未摻雜> 中進仃砷(As)離子植入以形成 Y層10 行_子植入以形成做為通道區域之/型/f層11中進 純二圖形士， 化之具有*要不純物濃度與厚度型層3=二， 1288472 因此製程是在形成ρΔΓ/ρ結構之前進行， 程所產生之熱而再度擴散。但是，在此==製 =況’也可以在㈣結構形成之後，再進二： 種具有元件隔離製程之情況而言，且體的 ❿ 之。第7:整ί製程，請參照第7圖至第12圖以說明 ==圖所不之梦基底i上之ρ型層2、η_型層3 6Α Η 件隔離製程之前先以第认圖至第50圖« 製程以製造之。往心μ日日成長製程與離子植入 上以阻障氧化膜广於形成ρ/η、結構之基底 幻二接者以反應性離子蚀刻形成深度達到！）型 ^。…隔離溝渠，然後在溝渠中填人元件隔離絕緣膜 極電:ίΓ 8圖’形成閘極絕緣層5後，形成閘 .L, ^ β 屬私極6a與多晶矽電極6b所組 成進行珅㈣離子植入以形 之技人、、Λ 1 域7b之η型層。擴張區域7b 〜又較p型層4深。但是擴張區域％之接合深度也 16 1288472 可以與p型層4相等。 接著，請參照第9圖，於閘極電極6之侧壁形成 25所組成之侧壁絕緣層。紐，請參照第1〇圖二 姐極區之外面，利用選擇妓晶成長形 ^夕層26。因此’與後續形成之^農度的源極該極區之 擴政深度相比較，可以維持ρ型層2與η—型層 位置的深度。 ^ 之後，請爹照第11目，進行碎(As)離子植入以形成源 極與汲極之n+型低電阻區域7a，絲餘_ %之擴散 ，，無法到達P型層2，而完成s〇DELFET。之後，請參 照第12目，沈積-層層間絕緣膜27。接著，於層間^緣 膜27中形成需要之接觸窗開σ，並於接觸窗.中填入鶴 等接觸窗插塞28。然後，於層間絕緣膜27上形成金屬導 線(未圖示）。 ' 上述實施例之SODELFET中，通道區域之ρ型層4 士接合深度是設定成較源極與汲極之擴張區域7b之^合 深度為淺，並且源極與汲極之低電阻區域7a底面是設定 ，位於ιΓ型層3内部且厚度大於η-型層3之厚度。匕， 藉由垂直電場之緩和效果以保證通道區域 度，而且在次微米領域也可以具有充分抑制短通道效應之 效果。此外，藉由組合磊晶成長製程就可以得到ρ/η_/ρ結 構並達到其所彳于到之效果。另外，源極與沒極之低電阻 區域7a底面是在η—型層3内部藉由產生内建電位而完全 空乏化，並沒有接觸Ρ型層2，可以得到接合電容小，能 17 1288472 夠高速動^或耐高擊穿現㈣壓之效果。 〜欠^本貝關中’為了實現完全空乏化元件必須設定最 =^啟始值電壓’因此在’電極6中所使用之金屬 紐·λ^、^重要。具體而言’金屬電極6a包括使用氮化 雷搞氮化鎢(WN)等。而且具有兩者之功函數的金屬 ^ ^ &可以使用組合兩種材料包括(TiN，WN)或(W，WN) 齡夕可對應必要之啟始值電壓而使用具有適當功函 孟_屯極6a，而能夠得到所希望之啟始值電壓。 曰j ^面’在形成部分空乏化元件之情況下，使用多 曰曰石祕作為祕電極6,可崎到財望之啟始值電壓。 此外，在上述實施例中，為了較為改善通道區域之載 =移動度，使用魏鍺(SiGe)不對稱合金層或石夕⑽石夕化錯 (_不對稱合金層作為p型層4也是有效的。因此，可 以得到高電流驅動能力t S0DELFET。下述之各實施例也 是相同。 ' 弟二實施例 私、曲ί上述之第―實施财，即使ρ/ιΓ/ρ接合結構之不純 物/辰度與厚度已最佳化，當閘極長度Lg達到5〇nm或以下 之世代時，就不能忽略源極與汲極之間的擊穿現象。 —第14圖就是考慮此種事項，而對應第、圖作為可以確 =防止擊穿之第二實施例的S〇DELFET結構。除了在源 。财極之擴張區域？b之正下方埋入作為環狀_〇)區之 二層9與第1圖不同外，其他與第i實施例相同，藉由 叹疋P型層4之不純物濃度與厚度，可以得到 1288472 FDjfDELFET。*且，藉由設定p黯4之不純物濃度 為較咼濃度，可以得到PD-SODELFET。 白知係利用傾斜離子植入之方式，提高通道區域之中 央部位的不純物濃度以達成防止擊穿現象之目的。但是在 ^發明之情況下，提高通道區中央部之不純物濃度，對於 緩和基板垂直方向之電場以提高載子移動度之實現上會造 成妨礙。因此，為了得到第14圖之結構，藉由以閘極為罩 幕進行垂直方向之離子植入，以於擴張區域几之正下方 成P型層9。 乂 在藉由離子植入以形成環狀區域之方法中，當閘極電 極以微細關距排職A型積體電路之情況下，相鄰接之 閘極電極會相互影響而無法植人離子，因而使得部分之元 件無法改善短通道效應。因此，上述藉由垂直方向之離子 植入所形成之作為環狀區域之p型層9，並不會因閉 極形成微細的間距之狀態而受到影響，而可以得如第Μ 圖所示之元件結構。亦即，在元件微細化時㈣抑制短通 道效應並保證能夠耐擊穿現象電壓。 在此上述之實施例中，都只是針對一個元件區域作說 明。在整合同-元件結構之S0DELFET以製作大型積體電 路之情況τ ’上述之p/n—/p結構可以藉由在基底上進行全 Πί::曰成ί與離子植入以製作之。當然’也可以藉由利 、擇十之離子植入，於各個元件之通道區域製作每個_ /ρ接合結構。 第三實施例 19 1288472 w ί ilf為#由選擇性之料植人，· _ _ _ 和正下方衣作p/n /p接合結構，而對應第丨圖之 L〇D^FET結構。與第1圖不同之點為在蟲晶成長之石夕居 ^上進偶擇性特子植人而只於所形叙通道區域； 刀形成η型層3。因此，源極與汲極之擴張區域之 Γο連内型層3 ’低電_域％其底面位於未摻雜= 同樣也可以利用選 就做為通道區域之p型層4而言 擇性删離子植入以形成之。 如此，藉由只於通道區域正下方形成n-型層3，使源 極與汲極之低電_域7a的底面位於未摻雜⑪層1〇 /内 4，而此夠更為降低源極與沒極之接合電容。 在此上述之實施例中，主要是以作為完全空乏化元件 之ro-S0DELFET作說明。目此，啟始值電壓是由閑極電 極之功函數決定，調整之自由度較小。但是’在一般之大 型積體電路之情況下，藉由混載啟始值電壓不^同之 MISFET以希望能夠企圖適當化、高性能化電路設計。因 此’只有完全空乏元件也並不適合。 有鑑於此，利用第三實施例所述之選擇離子植入法， 使通道區域之不純物濃度或厚度不同而可以整合啟始值電 壓值不同之複數種MISFET。接著說明此種實施例。° 弟四實施例 弟16圖為緣示FD_SODELFET與Bulk FET之整合结 構剖面圖。FD-SODELFET具有第三實施例所述之結 20 1288472 ，著說明製造程序’其製程與第一實施例之說明相同，首 於形f P型層2之絲底m晶成長未摻雜之石夕層 。之4 ，在70件隔離區域利用淺溝渠隔離製程埋入元件 隔離絕緣膜30。但是，p型層2並非形成於整個基底上， 也可以利用轉性離子植人只形成於S0DELFET區域。 兄之後’，FD- SODELFET區域中，在形成閘極電極6 之前，利用第四實施例所述之相同的選擇性離子植入，依 序形成η型層3與p型層4。在BulkFET區域中，對利用 磊晶成長所形成之未摻雜矽層1〇進行另一選擇性離子植肇 入製程，以形成深度到達ρ型層2ip型層31。並且，可 視其需要而進行通道離子植入步驟。接著，在各個元件區 形成閘極電極6,同時並形成源極與汲極區之擴張區域几 與低電阻區域7a。 因此’可以整合啟始值電壓不同之FD-SODELFET與 Bulk FET 〇 第五實施例 第17圖為繪示FD-SODELFET與在通道反轉層形成 時並未完全空乏化之PD_SODELFET之整合結構剖面圖。鲁 FD-SODELFET是以第16圖所述之製程所形成之。就 PD_SODELFET而言是以與FD_SODELFET不同之離子植 入條件依序形成η —型層3a與p型層4a。但是， PD-SODELFET 之 ιΓ型層 3a 也可以與 FD-SODELFET 之 n —型層3具有相同條件。至少pd-SODELFET之ρ型層4a 形成較FD-SODELFET之p型層4為高之不純物濃度與厚 21 1288472 度。在第17圖所示之情況下，p型層4a係形成較源極愈 汲極擴張區域7b之擴散深度為深，但是較低電阻區域％ 為淺。而且，ιΓ型層3&與！3型層4a為選擇性的形成於通 道區域之正下方，η—型層3a之兩末端連接擴張區域几。 PD-SODELFET之p/n—/p結構部分之不純物濃度分佈 與FD-S0DELFET之第2圖相比較，而形成如第18圖所 示之結果。P型層4a之硼離子濃度與第2圖之情況相比 較，高於一個位數。因此，可以得到啟始值電壓高於 FD-SODELFET’且在通道反轉層形成時？型層4a$分允籲 乏化之PD-S0DELFET。此時，p型層4a被擴張區域ς 之間的空乏層與完全空乏化之η-型層3a包圍，而形成浮 置狀態之P型層。 A第19圖為繪示上述之PD_s〇DELFET以閘極電壓 ^參數經由計算所求得之祕㈣Vd對汲極電流Id特性 結果。其中，閘極長度Lg=70nm ’電源電壓Vdd=lv，關 閉電流I〇ff=22.5nA_。從圖示中可明顯得到從汲極電壓 Vd之途中汲極電流Id會急速上昇之曲折(κώ聰性。此曲 ，特性係為P_4a部分空乏化之結果，#由啟始值電墨 PD_S()DELFET特有之特性。具體而 吕，當此曲折特性超過汲極電壓，使經由衝擊離子化 faction)產生之電洞儲存在p型層如，中而得到使啟始 值電壓在外觀上較低。 圖為就PD_S〇DELFET而言，固定閘極電壓 g V’以磊晶成長之矽層10的厚度為參數，使虛線所示 22 1288472 之汲極電壓vd的偏壓隨時間變化時，主體(B〇dy)區域(p 型層4a)之電位Vb的變化特性圖。在第2〇圖中，主體(B〇dy) 電位vb隨汲極電壓vd改變，表示p型層4a實際上是浮 置的。 第六實施例 第21圖為'纟會示PD-SODELFET 與BulkFET之整合結 構剖面圖。PD-SODELFET與Bulk FET之通道主體結構與 第16圖所述之實施例相同，最佳設定p型層4之不純物濃 度，以形成PD-SODELFET。就PD-SODELFET而言可以 使用多晶石夕電極作為閘極電極6。在第21圖中， PD-SODELFET與Bulk FET皆使用多晶矽閘極。一般而 言，Bulk FET使用金屬電極容易使啟始值電壓變高。然 而，本實施例之Bulk FET的啟始值電壓低，可以得到高電 流驅動能力。 此外，在第16圖、第17圖以及第21圖中之 FD-SODELFET和PD-SODELFET與第14圖之實施例相 同’也可以在源極與〉及極擴張區域7b之正下方使用作為環 狀區域之埋入式p型層9結構。 接著說明本發明之組合FD-SODELFET或 PD-SODELFET與BulkFET之較佳電路的例子。 第七實施例 第22圖所繪示為由直列連接η通道電晶體QN1至 QN3與並列ρ通道電晶體QP1至QP3所構成之反及(NAND) 閘電路。η通道電晶體QN1至QN3各自的閘極連接輸入 23 1288472 端子，而在輸出端子與基準電位端子之間直列連接。p通 道電晶體QP1至qP3在電源端子與輸出端子之間並列連 接，各自的閘極分別連接對應之輸入端子。此種電路一般 在使用MISFET之情況下，藉由於串聯之n通道電晶體 QN1至QN3之部分各自施予不同之基底偏壓，而使其各 自具有不同之使啟始值電壓。 在此，η通道電晶體qN1至qN3之部分是使用與Bulk FET相比較，基底偏壓之影響較小的第1圖所示之 FD-SODELFET 與 PD-SODELFET 或第 17 圖所示之· PD-SODELFET。p通道電晶體qP1至qP3之部分，由於 寄生雙載子電晶體(Bipolar Transistor)之漏電流較小，因此 可以使用具有與第16圖所示之Bulk FET相同結構之p通 道Bulk FET。因而可以得到操作安定性高之噪聲容限 (Noise Margin) 〇 第八實施例 弟23圖所繪示為動態連鎖(Dynamic Domino)電路。節 點(Node)Nl、N2之間並列連接之η通道電晶體QN11至 QN13各自的閘極連接作為輸入端子a、Β、C之切換 (Switching)元件。節點N1與電源端子之間設置有藉由預充 電(Precharge)信號PRE以控制閘極之預充電用p通道電晶 體QP11。節點N2與基準電位端子之間設置有藉由睛間脈 衝(CK)驅動之活性化用n通道電晶體qnh。節點N1通過 變流器(Inverter)INV連接輸出端子〇υτ。節點N1與電源 端子Vdd之間更設置有藉由輸出端子out之電壓控制的p 24 1288472 通道電晶體QP12。 此種藉由時間脈衝驅動之動態連鎖電路中，節點N1 之電各較大而難以咼速操作。而且，n通道電晶體qN11 至QN13之源極與沒極的接合電容較大，預充電用p通道 電晶體QP11與時間脈衝用n通道電晶體_ 之，態下，且輸人端子A、B、C之輸人為「Η」時，會分 配之儲存電荷而可以維持「H」程度(Levd)=vdd， =得節點N1之電位大於Vdd時就會降低。相反的，電容 曼]喿4谷限就會降低。而且，由於n通道電晶體QN11 至QN13之驅動能力的關係，必須使節點N1之電容最佳 化。舉例來說，η通道電晶體QN11至QN13之部分，為 了確保喊點N1之電容比較小，而可以使用第！圖所示之 fd_sodelfet 與 pd-SODELFET 結構。f 晶體 QN14、 QP11與QP12之部分，同樣是使用具有與第16圖所示之 Bulk FET相同結構之Bulk FET。 因而，可以得到不會使噪聲容限變小，並且可以高速 f作之電路。亦即，在只使用Bulk FET構成第23圖的動 恶，鎖電路之情況下，節點N1之電容會變大，而難以進 行咼速操作，n通道電晶體QN11至QN13之部分，藉由 使用可以確保節點N1之電容比較小之S0DELFET，而能 夠高速操作。而且，也能夠確實的維持節點N1之可維^ 電位。 ^ 另一方面’若第23圖的動態連鎖電路全部是由 SODELFET所構成，就會造成主體區域為浮置狀態之結 25 1288472 果’產生寄生雙載子電晶體之效果，而且由於節點犯可 以儲存之毛荷里交小，耐雜訊之能力也會變差。因此，藉 由於η通運電晶體QN11至Qm3之部分使用 SODELFET，其他以外之部分係使用，可以利用 協調之關係而使噪聲容限與高速性能達到最佳化。 此外’類比(Analog)電路或記憶體(Mem〇r力之讀出放 大器（Sense Amplifier)電路等之中大多是使用差動放大 器。例如是由兩個CM0S電路所構成之差動放大器，使兩 個CMOS電路之啟始值電壓—致纽重要的。但是，在本 發明使用S觀L册之纽下，域區域為浮置狀態，過 去經歷會影響啟始值電壓而使其產生變動，要使兩個 CMOS電路之啟始值電壓一致是不簡單的。目此，關於本 發明之SQDELFET用於大型積體電路時，較佳是使用所謂 之BulkFET作為差動放大器，以進行分開使用。 此外，關於本發明之FD_s〇DELFETffi於大型積體電 路時’在每-元件中分離設£p/n-/p結構之情況下，選擇 性的於下部之p型射設置為了婦啟始值電壓而施加基 底偏壓之基底偏壓施加電路也是有效的。特別是如第Μ 圖所示，在源極與汲極之擴張區域7b之下方形成:^為環狀 區域之Μ層9的FD- S0DELFET，可藉由施加偏壓 型層2，而證明可關整啟始值電壓。第24圖為根據第14 圖所示之fd-S〇delfet，改變施加於p型層2之基底偏 壓電壓Vsub時之汲極電流Id-閘極電壓Vg特性圖。由此 特性來看’每個元件分離設置之p型層2連接至^底偏壓 26 1288472 方也加電路’而可以$曰 到整合不同啟始值電壓之Fa SODELFET的大㈣體電路。 =上ι4 ’本發明提供—種藉由使用全體料導體，而 體簡單結構中達到微型化與高性能化之電晶 雖然本發明已以較佳實施例揭露如上，然其並非用以 限f本發明，任何熟習此技藝者，在不脫離本發明之精神 圍内，當可作些許之更動與潤飾，因此本發明之保護 fe圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 苐1圖為緣示本發明之實施例所揭示FD-SODELFET 之結構剖面圖。 第2圖為繪示同一 fd-SODELFET之通道區域之深度 方向的不純物濃度分佈圖。 第3圖為繪示本發明之實施例所揭示FD-SODELFET 與SOIFET的啟始值電壓滾降(Roll 0ff)值5Vth與p型層厚 度之關係比較圖。 第4圖為繪示本發明之實施例所揭示FD-SODELFET 與SOIFET的啟始值電壓滾降(Roll off)值SVth以及電子移 動度με與ιΓ型層厚度之關係圖。 第5Α圖至第5D圖為繪示為繪示同一實施例之 FD-SODELFET的ρ/η—/ρ結構製程剖面圖。 第6Α圖至第6Ε圖為繪示為繪示同一實施例之 FD-SODELFET的ρ/η—/ρ結構另一製程剖面圖。 27 1288472 第7圖為繪示為繪示在為了整合同一實 FD_S〇DELFET製程中p/n-/p結構形成製程與元件= 構製程之剖面圖。 丨同離結 第8圖為緣不為同一製程中閘極電極形成製程 與汲極擴張區域形成製程之剖面圖。 、/、^ 剖面^圖為繪示同—製程中閘極側壁絕緣層形成製程之 第10圖為綠示同_製程中源極與没極 磊晶成長製程之剖面圖。 ^擇陡 =11圖料示同_製程中源極與汲極低電阻區域之 形成製程之剖面圖。 / WD2圖树示同—製程巾層間絕緣層與接觸窗插塞 之形成製程之剖面圖。 因土 第13圖為繪不閘極長度與啟始值電壓滚降1 〇 值5Vth之關係圖。 第14圖為繪示本發明之另一實施例所揭示 FD40DELFET之結構剖面圖。 第15圖為繪示本發明之實施例所揭示FD-SODELFET 之結構剖面圖。 第16圖為繪示FD-SODELFET與Bulk FET之整合結 構剖面圖。 第 17 圖為繪示 fd-SODELFET 與 PD-SODELFET 之 整合結構剖面圖。 第18圖為繪示第17圖之pi>s〇deLFET的通道區域 28 1288472 不純物濃度分佈示意圖。 第19圖為繪示第17圖之PD-SODELFET的汲極電壓 Vd對没極電流id特性圖。 第20圖為繪示第18圖之PD_SODELFET的體(Body) 電位對汲極電壓之依存特性圖。 第21圖為緣示PD-SODELFET與BulkFET之整合結 構剖面圖。 f 22圖為繪示適用本發明之較佳電路示意圖。 f 23圖為綠示適用本發明之另-較佳電路示意圖。 ，24圖為繪示對本發明之fd_s〇delfet之基底施 加偏壓之效果示意圖。 一 【主要元件符號說明】 1 ·基底 2 ' 4 ' 4a ' 9、31 : p 型層 3、3a : η—型層 5:閘極絕緣層 6:閘極電極 6a ··金屬電極 φ 6b :多晶矽電極 7:源極與汲極擴散層 7a :低電阻區 7b ··擴張區域 8 :側壁絕緣層 1C) ' 11 ' 26 :未摻雜之石夕層 29 1288472 21 :阻障氧化膜 22、 24、25 :氮化矽膜 23、 30 :元件隔離絕緣膜 27 :層間絕緣膜 28 :接觸窗插塞 A、B、C :輸入端子 INV :變流器 m、N2 :節點 OUT:輸出端子 · QN1、QN2、QN3、QN11、QN12、QN13、QN14 ·· η 通道電晶體 QP卜 QP2、QP3、QPH、QP12 : ρ 通道電晶體 Vdd :電源端子
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Claims (1)

1288472 十、申請專利範圍： 1.-種半導體裝置，I亥裝置包括 一半導體基底； ’該閘極電極通過一閘極絕緣層而 半導體基底之表面；
二源極與祕擴散層，該源極與汲極擴散層位於該半 ¥體基底中亚相對夾著該閘極電極正下方之—通道區域， ，源極與祕擴散層是由—低電阻區域、從該低電阻區域 擴張至賴道區域附近卿狀具錄職電_域低之 不純物濃度的一擴張區域所構成； 第-導電型態之-第-不純物摻雜層，該第一不純物 摻雜層位於該源極與汲極擴散層之間的該通道區中； 第二導電型態之一第二不純物摻雜層，該第二不純物 摻雜層位於該第一不純物摻雜層下方；以及 第一導電型態之一第三不純物摻雜層，該第三不純物 摻雜層位於該第二不純物摻雜層下方；
其特徵在於該第一不純物摻雜層之接合深度係設定成 與該源極與汲極擴散層之該擴張區域的接合深度相同或較 淺； 该第二不純物摻雜層之不純物濃度與厚度係設定成能 夠使該第一不純物摻雜層與該第三不純物摻雜層之間藉由 產生内建電位而完全空乏化。 2·如申請專利範圍第1項所述之半導體裝置，其中該 第一不純物摻雜層之不純物濃度與厚度係設定成能夠在通 31 1288472 道反轉層形成時完全空乏化。 3·如申請專利範圍第1項所述之半導體裝置，其甲該 第一不純物摻雜層之不純物濃度與厚度係設定成能夠在通 道反轉層形成時部分空乏化。 4·如申請專利範圍第1項所述之半導體裝置，其中該 第一不純物摻雜層與該第二不純物摻雜層係位於形成有該 第二不純物摻雜層之該半導體基底上經離子植入不純物於 磊晶成長之一未摻雜半導體層中。 5·如申請專利範圍第1項所述之半導體裝置，其中該φ 第二不純物摻雜層係選擇性的位於該閘極電極正下方之區 域。 6·如申請專利範圍第4項所述之半導體裝置，其中該 第二不純物摻雜層係選擇性的形成於該未摻雜半導體層之 該閘極電極正下方之區域； 該源極與汲極擴散層之該低電阻區域之底面位於該未 換雜半導體層内，且該擴張區域之底面連接該第二不純物 摻雜層。 7·如申請專利範圍第1項所述之半導體裝置，其中更鲁 包括第一導電型態之一第四不純物摻雜層，該第四不純物 /雜€係連接遠源極與〉及極擴散層之該擴張區域。 8·如申請專利範圍第1項所述之半導體裝置，其中該 源極與;及極擴散層之該擴張區域係突出該閘極絕緣層之位 置上方。 9·如申請專利範圍第1項所述之半導體裝置，其中該 32 1288472 閘極電極包括連接朗絕緣層之—金屬層。 1〇·如申清專利範園第1項所述之半導體裝置，其令該 閘極電極包括一金屬電極。 11·如申叫專利I巳圍第J項所述之半導體裝置，其中該 閘極電極包括一多晶石夕電極。 12·-種半導體裝置，該裝置包括： 一半導體基底； -間極電極，該閘極電極通過—閘極絕緣層而位於該 半導體基底之表面； 、一源極與沒極擴散層，該源極與汲極擴散層位於該半 ‘體基底中並相對夾著該間極電極正下方之—通道區域， 該源極與汲極擴散層是由—㈣阻區域、從該低電阻區域 擴張至該通道區域附近卿成之具有較祕電阻區域低之 不純物濃度的一擴張區域所構成； ^第一導電型態之一第一不純物摻雜層，該第一不純物 摻雜層位於該源極與汲極擴散層之間的該通道區中； 第一導電型悲之一第二不純物摻雜層，該第二不純物 摻雜層位於該第一不純物摻雜層下方；以及 第一導電型態之一第三不純物摻雜層，該第三不純物 摻雜層位於該第二不純物摻雜層下方； 其特徵在於該第一不純物摻雜層之接合深度係設定成 與该源極與汲極擴散層之該擴張區域的接合深度相同或較 淺； 5亥第一不純物按雜層之不純物濃度與厚度係設定成能 33 1288472 夠使該第三不純物摻雜層之接合深度較該源極與汲極擴散 層之s亥低電阻區域之接合深度深，且使該第〆不純物捧雜 層與該第三不純物摻雜層之間藉由產生内建電位而完全空 乏化。 13·如申請專利範圍第12項所述之半導體裝置，其中 該第一不純物摻雜層之不純物濃度與厚度係設定成能夠在 通道反轉層形成時完全空乏化。 14·如申请專利範圍第12項所述之半導體裝置，其中 該第一不純物摻雜層之不純物濃度與厚度係設定成能夠在 通道反轉層形成時部分空乏化。 15·如申請專利範圍第12項所述之半導體裝置，其中 該第一不純物摻雜層與該第二不純物摻雜層係位於形成有 該第三不純物摻雜層之該半導體基底上經離子植入不純物 於羞晶成長之一未摻雜半導體層中。 16·如申请專利範圍第12項所述之半導體農置，其中 该第二不純物摻雜層係選擇性的位於該閘極電極正下方之 區域。 17·如申睛專利範圍第15項所述之半導體裂置，其中 该第二不純物摻雜層係選擇性的形成於該未摻雜半導體層 之該閘極電極正下方之區域；以及 、 該低電阻區域的底面位於該未摻雜半導體層内部，該 擴張區域的底面接觸該第二不純物摻雜層。^ " 18·如申請專利範圍第12項所述之半導體裝置，其中 34 1288472 括第/;電型態之—第四不純物摻雜層， 勿接該源極與汲極擴散層之該擴張區域。、、 • °申请專利範圍第12項所述之半導體裝置，1 =汲_散層之該擴張區域係突出該閑極絕緣層： ^^^專利範圍第12項所述之半導體裝置，1中 该閘極電極包括連接該閘絕緣層之—金屬層。 、中 ▲ 士申明專利範圍第13項所述之半導體裝置，复 該閘極電極包括一金屬電極。 /、 22.如申請專利範圍第Η項所述之半導體裝置，1 該閘極電極包括一多晶矽電極。 ^ 23· —種半導體裝置，該裝置包括： 一半導體基底； 一閘極電極，該閘極電極通過一閘極絕緣層而位於該 半導體基底之表面； ^ 一源極與汲極擴散層，該源極與汲極擴散層位於該半 導體基底中並相對夾著該閘極電極正下方之一通道區域， 该源極與汲極擴散層是由一低電阻區域、從該低電阻區域 擴張至该通這區域附近所形成之具有較該低電阻區域低之 不純物濃度的一擴張區域所構成； 第一導電型態之一第一不純物摻雜層，該第一不純物 摻雜層位於該源極與汲極擴散層之間的該通道區中； 第二導電型態之一第二不純物摻雜層，該第二不純物 摻雜層位於該第一不純物摻雜層下方；以及 35 1288472 第導电型恶之一第三不純物摻雜層，該第二不纯物 摻雜躲於該第二不純物摻雜層下方； H·屯物 、頌ΐ:!ϊί於該第一不純物摻雜層之接合深度係設定成 &擇性的—源極與汲極擴散層之該舰 深’且，輯反轉層形斜會部分空乏化；^ ^ ㈣2二不純物摻雜層之兩端選擇性的連接該源極與汲 極擴政層之該擴張區域，且其不純物濃 能夠使該第-不純物摻雜層與該第三不純物摻雜 由產生内建電位而完全空乏化。 上—24·如申凊專利範圍第23項所述之半導體裝置，其中 禮第一不純物摻雜層被該源極與汲極擴散 之間的空乏層與完全空乏化之該第二不純物層域 而形成浮置狀態。 固 25· —種半導體裝置，該裝置包括： 一半導體基底； 一電晶體，該第一電晶體具有在該半導體基底中 相互隔離之一第一源極與汲極擴散層、與位於該半導體基 底^該第一源極與汲極擴散層之間並通過一閘極絕緣層ς 一第一閘極電極；以及 曰 a了第二電晶體，該第二電晶體具有在該半導體基底相 互隔，之一第二源極與汲極擴散層、與位於該半導體基底 ^该第二源極錢極冑散層《間並通過—閘極絕緣層之— 第了閘極電極，其中該第一源極與汲極擴散層是由一低電 阻區域、從該低電阻區域擴張至一通道區域附近所形成之 36 1288472 $有較該低電阻區域低之不純物濃度的一擴張區域所構 其特徵在於該第一電晶體更包括： 第一導電型態之一第一不純物摻雜層，該第一不純物 摻雜f位於該第i極與〉及極擴散層之_該通道區令； 第二導電型態之-第二不純物摻雜層，該第二不純物 摻雜層位於該第一不純物摻雜層下方；以及 第-導電型態之一第三不純物摻雜層，該第三不純物 爹雜層位於該第二不純物換雜層下方； &其中該第一不純物摻雜層之不純物濃度與厚度係設定 成能夠使該第-不純物摻雜層的接合深度與該第―源極愈 汲極擴散層之該擴張區域的接合深度相同或較淺，且在通 道反轉層形成時會完全空乏化或部分空乏化； 該^不純物摻雜層之不純物濃度與厚度係設定成能 夠使該第三不純物雜層之接合深度較__源極與褒極 擴散層之該低電阻區域的接合深度深，且 掺雜層與該第三不純物摻雜層之間藉由產生二:二 全空乏化。 »26·如申請專利範圍第25項所述之半導體裝置，其中 該第二電晶體在該半導體基底之該第二_電極正下方之 部分具有較該第二源極與汲極擴散層深，並 摻雜層之第一導電型之一全體矽層。 為不、、， 27·如申請專利範圍第25項所述之半導體穿置，其中 該第二電晶體更包括·· 、 ’、 37 ^88472 接導電?態之—第w純物摻雜層，該第四不純物 \位於該源極與汲極擴散層之間的一通道區中； 電型態之—第五不純物摻雜層，該第五不純物 層位於該第四不純物摻雜層下方；以及 料導電型態之—第六科物摻雜層，該第六不純物 層位於該第五不純物摻雜層下方； ^賴在於該細不純物摻雜層之接合深度係設定成 較该乐-電㈣之該第—不純物摻雜層的接合深度深，且 在通道反轉層形成時會部分空乏化； 該第五不純物摻雜層之不純物濃度盥 夠使該第六不純物_狀接合深餘該第二祕與^ 擴散層之接合深度深，且舰第四不純物雜層與該第六 不純物摻雜層之間藉由產生内建電位而完全空乏化。 28. —種反及(NAND)閘電路，位於一半導體基底上， 該反及閘電路包括： 複數個η通道電晶體，該些11通道電晶體在一輸出端 子與一基準電位端子之間直列連接，且各自的閘極連接一 輪入端子；以及 複數個ρ通道電晶體，該些ρ通道電晶體在電源端子 與輸出端子之間連接，且各自的閘極分別連接對應之該輸 入端子； 其特徵在於每一該些η通道電晶體包括： 一第一閘極電極，該第一閘極電極通過一閘極絕緣層 而位於該半導體基底之表面； 38 1288472 一第一源極與汲極擴散層，該第一源極與汲極擴散層 :於該半導體基底中並相對夾著該第—閘極電極正下方之 一通道區域，該第-源極歧極擴散料由-低電阻區 域、從該低電阻區域擴張至該通道區域附近所形成之具有 較該低電阻區域低之不純物濃度的—擴張區域所構成了 一，一 p型不純物摻雜層，該第一1)型不純物摻雜層 位於該第一源極與汲極擴散層之間的該通道區中； 一η型不純物摻雜層，該n型不純物摻雜層位於該第 一P型不純物掺雜層下方；以及 、 一第二P型不純物摻雜層，該第二卩型不純物摻雜層 位於該η型不純物摻雜層下方； #其中該第一 ρ型不純物摻雜層之接合深度係設定成與 該第一源極與汲極擴散層之該擴張區域的接合深度相同或 車交淺； 该η型不純物掺雜層之不純物濃度與厚度係設定成能 夠使ΰ亥弟一 ρ型不純物摻雜層之接合深度較該第一源極與 /及極擴散層之该低電阻區域的接合深度深，且使該第一 ρ 型不純物摻雜層與该苐二ρ型不純物掺雜層之間藉由產生 内建電位而完全空乏化； 每一該些Ρ通道電晶體包括： 一第一閘極電極，該第二閘極電極通過一閘極絕緣層 而位於該半導體基底之表面； 一第一源極與>及極擴散層，該第二源極與没極擴散層 位於該半導體基底中並相對失著該第二閘極電極正下方之 39 1288472 一通道區域；以及 P t王體⑦層’該全、^ 間的該通道區中，且較該第二源極與：: 包括汉-種動態電路’位於—半導體基底上，該動態電路 -節船:換ΐ晶體’該些切換電晶體並列設置於-第 二預充間’並給予輸入信號之間極中； 第-節點至一所定充電用電晶體用於預充電該 二節體子該活性化用電晶體用於連接該第 並藉由時間脈衝信號控制閑極； 八，欲在於母一該些切換電晶體包括： 一第-閘㈣極，該第—閘㈣ 而位於該半導體基底之表面； 祕、、.巴緣層 位於;ί::，極擴散層，該第一源極與汲極擴散層 於斜¥體基底中並㈣夾著該第1極電極正下方之 。、通，區域，該第一源極與汲極擴散層是由—低電阻區 域彳欠該低電阻區域擴張至該通道區域附近所形成之具有 啟邊，電阻區域低之不純物濃度的一擴張區域所構成； 第—導電型態之一第一不純物摻雜層，該第一不純物 ^雜層位於該第一源極與汲極擴散層之間的該通道區域 第二導電型態之一第二不純物摻雜層，該第二不純物 1288472 摻雜層位於該第一不純物摻雜層下方；以及 第一導電型態之一第三不純物摻雜層，該第三不純物 摻雜層位於該第二不純物摻雜層下方； 其中該第一不純物摻雜層之接合深度係設定成與該第 一源極與汲極擴散層之該擴張區域的接合深度相同或較 淺； 該第二不純物摻雜層之不純物濃度與厚度係設定成能 夠使該第三不純物摻雜層之接合深度較該第一源極與汲極 擴散層之該低電阻區域之接合深度深，且使該第一不純物 摻雜層與該第三不純物摻雜層之間藉由產生内建電位而完 全空乏化； 該預充電用電晶體與該活性化用電晶體各自包括： -第二閘極電極’該第二間極電極通過一閘極絕制 而位於該半導體基底之表面； -第二源極姐極擴散層，該第二源極與汲極擴散肩 位於該半賴基底巾iM目料㈣第二附 下 一通道區域；以及 ^ 一全體矽層，該全體矽層位於裳_ 層之間的該通道區巾，且㈣祕與汲極㈣ ^弟—源極與汲極擴散層為深。 30.-種料财'置之製造枝，該方法包括： 於表面至シ具有第一導電型鲅一 導體基底上蟲晶成長未摻雜;純物之 對該第’體層⑽崎㈣^形成與該第 41 1288472 弟一不、純 一不純物摻雜層相連接之具有第二導電 物摻雜層； μ對該第-半導體層之表面部進行離子植入而形成與該 第二不純物摻雜層相連接之具有第一導電型態之一第三 純物摻雜層； ~ + 於該第三不純物摻雜層上形成通過一間極絕緣層的— 閘極電極；以及 在该半導體基板之該閘極電極在自對準之狀態下，形 成具有接合深度較該第三猶物摻雜層與該第^純物以 雜層之接合面深，且較該第二不純物摻雜層與該第一不純 物摻雜層之接合面淺之一源極與汲極擴散層，並兮 源極與汲極擴散層之步驟包括： ，、戍或 以者閘極電極為罩幕，對該第三不純物摻雜層進行離 子植入，以形成深度較該第三不純物摻雜層深，而成為源 極與汲極擴張區域之一第四不純物摻雜層； 於该閘極電極之側壁形成一側壁絕緣層； 於該第四不純物摻雜層上選擇性的磊晶成長以形 第二半導體層；以及 以該閘極電極與該側壁絕緣層為罩幕，對該第二半導 體層進，子植入’以形成深度較該第四不純：摻：層深 士具有兩不純物濃度，而成為源極與汲極低電阻區域之一 第五不純物摻雜層， 其中該第二不純物摻雜層之不純物濃度與厚度係為能 夠使該第一不純物摻雜層與該第三不純物摻雜層之間藉: 42 1288472 產生内建電位而完全空乏化。 31.如申請專利範圍第3〇項所述之半導體裝置之製造 ，，其中更包括於該第一半導體層之磊晶成長製程^ 月J於該半導體基底上形成元件隔離絕緣層。 32·如申請專利翻第3Q項所述之半導縣置之製造 ,，其中更包括於形成該第三不純物摻雜層的步驟 ’於該半導體基底上形成元件隔離絕緣層。 33.如申請專職圍第％項所述之半導體裝置之 必該第三不純物摻雜層之不純物濃度與厚度係i 、月b夠在通道反轉層形成時完全空乏化。 、34·如申請專利範圍第3〇項所述之半導體裴置之製造 中該第三不純物摻雜層之不純物濃度與厚度 必肩此夠在通道反轉層形成時部分完全空乏化。 35·—種半導體裝置之製造方法，該方法包括· 之本具:有第一導電型態之一第一不純物摻雜層 之+V體基底上猫晶成長未摻雜不純物之一第一半導體 層； 對該第-半導體層之底部進行離子植入以形成與該第 一不純物摻雜層相連接之具有第二導電型離 物掺雜層； 弟一不純 第二純物摻雜層上遙晶成長未摻雜不純物之-對該第二半導體層之進行離子植入而形成與該第二不 43 1288472 純物摻雜層相連接之具有第一導電 雜層丨 弟二不純物穆 閉極物推雜層上形成通過1極絕緣層的- 在該半導體基板之該閘極電極在自對壯 成具有接合深度較該第三不純物摻雜層 2 ，形 雜層之接合面深，且較該第二不純物摻二 卿雜層之接合面淺之—源極與汲極擴散層，其中形純 源極與汲極擴散層之步驟包括·· ^成读 以該閘極電極鱗幕，對該第三不純物摻闕 子植入’以形成深度較該第三不純物#雜層S， 極與沒極擴張區域之—第四不純物摻雜層； 為减 於該閘極電極之側壁形成一側壁絕緣層，· —於該第四不純物摻雜層上選擇性的磊晶成長以形 第二半導體層；以及 以該閘極電極與該側壁絕緣層為罩幕，對該第三半導 體層進行離子植入，以形成深度較該第四不純物摻雜層深 且具有高不純物濃度，而成為源極與汲極低電阻區域之一 第五不純物摻雜層， 其中該第二不純物摻雜層之不純物濃度與厚度係為能 夠使該第一不純物摻雜層與該第三不純物摻雜層之間藉由 產生内建電位而完全空乏化。 36·如申請專利範圍第35項所述之半導體裝置之製造 44 1288472 =法，其中更包括於該第一半導體層之磊晶成長製裎 岫，於該半導體基底上形成元件隔離絕緣層。 37·如申請專利範圍第35項所述之半導體裝置之製造 方法，其中更包括於形成該第三不純物摻雜層的步= 後，於該半導體基底上形成元件隔離絕緣層。 * 、38·如申請專利範圍第35項所述之半導體裝置之製造 方法，其中該第三不純物摻雜層之不純物濃度與厚声 必須能夠在通道反轉層形成時完全空乏化。 “ #、'、 39·如申請專利範圍第35項所述之半導體裝置之製造 方法其中该第二不純物摻雜層之不純物濃度與厚声你: 必須能夠在通道反轉層形成時部分完全空乏化。 ”…
45 1288472 七、指定代表圖： (一) 本案指定代表圖為：第（1 )圖。 (二) 本代表圖之元件符號簡單說明： 1 :基底 2、4 : p型層 3 : ιΓ型層 5 :閘極絕緣層 6 :閘極電極 6a :金屬電極 6b :多晶石夕電極 7:源極與汲極擴散層 7a :低電阻區 7b :擴張區域 8:側壁絕緣層 八、本案若有化學式時，請揭示最能顯示發明特徵的化 學式： 無（若有化學式則應填此項）
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