KR100503651B1 - 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법 - Google Patents

전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법 Download PDF

Info

Publication number
KR100503651B1
KR100503651B1 KR10-2002-0073777A KR20020073777A KR100503651B1 KR 100503651 B1 KR100503651 B1 KR 100503651B1 KR 20020073777 A KR20020073777 A KR 20020073777A KR 100503651 B1 KR100503651 B1 KR 100503651B1
Authority
KR
South Korea
Prior art keywords
silicon wafer
gate insulating
insulating film
copper
electrode layer
Prior art date
Application number
KR10-2002-0073777A
Other languages
English (en)
Other versions
KR20040045987A (ko
Inventor
허승무
이기상
박성규
Original Assignee
주식회사 실트론
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 실트론 filed Critical 주식회사 실트론
Priority to KR10-2002-0073777A priority Critical patent/KR100503651B1/ko
Publication of KR20040045987A publication Critical patent/KR20040045987A/ko
Application granted granted Critical
Publication of KR100503651B1 publication Critical patent/KR100503651B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 실리콘 웨이퍼의 전기적 특성을 검사 한 후에, 실리콘 웨이퍼의 표면에 발생된 결함의 위치를 표시하는 방법에 관한 것이다.
이를 위한 본 발명인 전기적 특성 검사 후의 실리콘 웨이퍼에 대한 결함 위치 표시 방법은 실리콘 웨이퍼의 전기적 특성을 검사한 후에, 상기 전기적 특성 검사에 의하여 상기 실리콘 웨이퍼의 표면에 형성된 게이트 절연막과 폴리 실리콘(Poly-Si) 전극 층 중 폴리 실리콘 전극층 만을 제거하는 제 1단계와, 상기 폴리 실리콘 전극층이 제거되어 상기 게이트 절연막 만이 형성되어 있는 상기 실리콘 웨이퍼의 표면에 구리(Cu) 데코레이션(decoration)을 시키는 제 2단계를 포함하여 이루어진다. 그리고, 상기 제 1단계는 2.5% HF 용액을 이용하여 폴리 실리콘 전극층의 상부에 형성되어 있는 자연 산화막을 제거한 후, 5% NH4OH 용액을 이용하여 상기 실리콘 웨이퍼의 게이트 절연막 상부에 형성된 폴리 실리콘 전극층만을 제거하는 것이 바람직하다. 또, 상기 제 2 단계는 상기 실리콘 웨이퍼의 게이트 절연막의 상부면에 구리 판(Cu Plate)을 접촉시키고, 이를 전해질 용액에 침수시켜 상기 구리 판(Cu Plate)에는 (＋) 전극을 상기 실리콘 웨이퍼에는 (－) 전극을 가함으로서 구리(Cu) 데코레이션(decoration)을 시키는 것이 바람직하다.

Description

전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시 방법{A showing method of defects of silicon wafer inspected electronic characteristics}
본 발명은 실리콘 웨이퍼의 전기적 특성을 검사 한 후에, 실리콘 웨이퍼의 표면에 발생된 결함의 위치를 표시하는 방법에 관한 것이다.
제조되어진 실리콘 웨이퍼는 일반적으로 절연 파괴 검사 등의 그 전기적 특성을 검사하는 과정을 거치게 된다. 이러한 종래의 전기적 특성 검사는, 도 1에 도시된 바와 같이, 폴리 실리콘 전극층(12)을 상부 전극으로, 실리콘 웨이퍼(10)를 하부 전극으로 사용하며, 그 중간의 절연층은 게이트 절연막(Si02 : 11)을 사용한다. 여기서 절연층인 게이트 절연막(11)은 하부 전극인 실리콘 웨이퍼(10)로부터 생성된 것이어서 전기적 특성에 큰 영향을 미치게 된다. 상부 전극인 폴리 실리콘 전극(12) 위에 전도성 탐침(20)을 올려놓은 뒤 전기를 통하게 되면, 전기는 절연층인 게이트 절연막(11)을 통과하여 하부 전극인 실리콘 웨이퍼(10) 쪽으로 통전되려는 성질을 갖게 된다. 이 때, 전압을 점차적으로 증가시키면서 상부 전극에서 하부 전극으로 흐르는 전하량 즉, 전류를 측정하여 기본적인 전기적 특성 검사를 수행하게 되는 것이다.
그 결과, 전압 증가에 따른 전하량의 변화치를 실리콘 웨이퍼(10)의 전면에 걸쳐 절연 파괴 값으로 도식화한 결과는 도 1b와 같다. 여기에서 절연 파괴 값이 낮을 수록 전기적 특성이 열화된 것으로 판단되며, 이러한 절연 파괴 특성은 실리콘 웨이퍼의 품질을 평가하는데 중요한 항목으로 사용되고 있다.
이처럼 실리콘 웨이퍼의 절연 파괴 특성을 검사 한 후에는 절연 파괴 특성이 열화된 실리콘 웨이퍼 부분의 특성을 향상시키기 위하여 절연 파괴 특성이 좋지 않은 미소 결함 영역에 대한 상세한 분석과, 미소 결함 영역의 발생 원인에 대한 정확한 판단을 내릴 필요성이 있는 것이다.
그러나, 이러한 종래의 전기적 특성 검사만으로는 실리콘 웨이퍼의 표면에 존재하여 절연 파괴를 일으키는 특정 미소 결함 영역을 정확히 표시하지 못하는 문제점이 있는 것이다.
본 발명의 목적은 실리콘 웨이퍼에 대한 전기적 특성을 검사 한 후에 실리콘 웨이퍼의 표면에 나타나는 결함의 위치 및 특성에 대한 분포를 신속히 판별하여 불량 발생의 원인을 쉽게 분석할 수 있는 전기적 특성 검사 후의 실리콘 웨이퍼에 대한 결함 위치 표시 방법을 제공하려는 것이다.
이를 위한 본 발명에 따른 전기적 검사 후의 실리콘 웨이퍼에 대한 결함 위치 표시 방법은 실리콘 웨이퍼 표면 상에 게이트 절연막 및 폴리실리콘 전극층을 순차적으로 형성하고 상기 폴리실리콘 전극층과 상기 실리콘 웨이퍼 사이에 절연 파괴가 일어나도록 전압을 점차로 증가시켜 인가하면서 상기 게이트 절연막의 전류를 측정하는 단계와, 상기 폴리실리콘 전극층을 상기 게이트 절연막에 대해 선택적으로 제거하는 단계와, 상기 게이트 절연막의 표면에 구리(Cu)를 데코레이션(decoration)하여 상기 절연 파괴된 부분에 구리를 적출시키는 단계를 포함한다.상기에서 폴리실리콘 전극층을 2.5% HF 용액을 이용하여 표면에 형성되어 있는 자연 산화막을 제거한 후 5% NH4OH 용액을 이용하여 제거하는 것이 바람직하다.또한, 구리를 적출시키는 단계는 상기 게이트 절연막을 상부 면에 구리 판(Cu Plate)를 접촉시키고 전해질 용액에 침수시킨 상태에서 상기 구리 판에 (＋) 전극을, 상기 실리콘 웨이퍼에 (－) 전극을 연결시킨 후 전압을 인가하는 것이 바람직하다.
이하, 첨부된 도면을 참고하여 본 발명의 실시예에 대하여 상세히 설명한다.
본 발명은 도 2에 도시된 바와 같이, 일단 제조되어진 실리콘 웨이퍼(10)를 일반적인 전기적 특성 검사(P)를 실시한다.
그 후, 전기적 특성 검사(P)에 의하여 실리콘 웨이퍼(10)의 표면에 형성된 게이트 절연막(11)과 폴리 실리콘 전극층(12) 중 폴리 실리콘 전극층(12) 만을 제거하는 제 1단계(S1)를 가진다.
이 때, 도 3에 도시된 바와 같이, 상부 전극인 폴리 실리콘 전극층(12)을 제거하는 과정에서, 게이트 절연막(11)은 부가적인 충격에 의한 손상이 없이, 전기적 특성 검사(P)가 행하여진 결과의 상태가 그대로 유지된 상태로 폴리 실리콘 전극층(12)이 제거되어야 한다. 이는 본 발명에 의해 표시되어지는 결함 영역의 결과가 상기 전기적 특성 검사(P)와 상충되는 결과가 되도록 하기 위함이다.
따라서, 폴리 실리콘 전극층(12)을 제거하는 과정에서 게이트 절연막(11)의 손상을 피하기 위하여, 2.5% HF 용액을 이용하여 폴리 실리콘 전극층의 상부에 형성되어 있는 자연 산화막을 제거한 후, 5% NH4OH 용액을 이용하여 실리콘 웨이퍼(10)의 게이트 절연막(11) 상부에 형성된 폴리 실리콘 전극층(12) 만을 제거하는 것이 바람직하다.
폴리 실리콘 전극층(12)의 제거 상태는 투명한 표면이 보이고, 표면 산화물 층 즉, 게이트 절연막(11)이 친수성을 보이는 것을 확인함으로서 육안으로 쉽게 구분할 수 있다.
그 후, 제 2단계(S2)로서, 폴리 실리콘 전극층(12)이 제거되어 게이트 절연막(11) 만이 형성되어 있는 실리콘 웨이퍼(10)의 표면에 구리(Cu) 데코레이션(decoration)을 시킨다.
여기에서 구리 데코레이션이란, 실리콘 웨이퍼(10)의 표면에 형성되어 있는 결함 영역에 선택적으로 구리 이온(Cu2+)을 오염시키는 것을 말한다.
이 때, 실리콘 웨이퍼(10)에 구리를 데코레이션하는 것은, 도 4에 도시된 바와 같이, 실리콘 웨이퍼(10)의 게이트 절연막(11) 상부면에 구리 판(Cu Plate : 30)를 접촉시키고, 이를 전해질 용액, 특히 바람직하게는 메탄올(40)에 침수시켜 구리 판(30)에는 (＋) 전극을 실리콘 웨이퍼(10)에는 (－) 전극을 연결한 후 전압을 가함으로서 행한다.
따라서, 구리 판(30)으로부터 구리 이온(Cu2+)이 메탄올(40)로 용해되어 나오며, 이는 다시 게이트 절연막(11)을 통과하여 음극(-)으로 하전된 실리콘 웨이퍼(10) 쪽으로 이동하려고 한다. 이러한 과정으로 적정한 시간 동안 방치하게 되면 절연 파괴가 발생된 위치의 미소 결함 영역에는 구리 이온(Cu2+)의 체적물이 형성되어, 실리콘 웨이퍼(10) 표면의 구리 데코레이션이 이루어지는 것이다. 이 때, 실리콘 웨이퍼(10)의 게이트 절연막(11)에 형성되어 있는 미소 결함 영역에는 구리 데코레이션에 의한 구리 이온 체적물이 많이 형성되므로, 그 위치를 육안으로 쉽게 확인 할 수 있는 것이다.
이 후, 상기 단계(P, S1, S2)를 거쳐 구리 데코레이션에 의하여 결함 영역이 표시된 실리콘 웨이퍼(10)의 표면을 검사(Inspection)하기 위하여 일단 육안으로 검사하여 보면, 구리 이온(Cu2+)이 많이 체적되어 있는 미소 결함 영역은 하나의 점으로 표시된다. 이에 대한 육안 검사 결과는 도 5a와 같다. 즉, 실리콘 웨이퍼의 표면에 나타난 구리 데코레이션의 정도는 실리콘 웨이퍼의 표면에 존재하는 결함 영역을 나타내면 이는 결국 도 1b에서 나타낸 실리콘 웨이퍼의 전기적 특성 검사를 절연 파괴 값으로 도식화한 결과와 유사하게 나타나는 것을 알 수 있다.
따라서, 구리 데코레이션에 의하여 그 위치가 정확히 표현된 실리콘 웨이퍼 표면의 미소 결함 영역을 광학 현미경 또는 미세 관찰 장비(SEM, TEM, FIB) 등을 통하여 정밀하게 관찰 분석 할 수 있는 것이다. 즉, 구리 데코레이션 된 실리콘 웨이퍼 표면의 미소 결함 영역을 약 50배 확대한 사진은 도 5b에서와 같이 하나의 점으로 나타나며, 이를 다시 1000배로 확대하여 보면 도 5c에서와 같이 미소 결함 영역의 정밀한 관찰이 가능하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 상술한 실시예에 한정되지 않으며, 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
본 발명은 실리콘 웨이퍼에 대한 전기적 특성을 검사 한 후에 실리콘 웨이퍼의 표면에 나타나는 결함의 위치 및 특성에 대한 분포를 신속히 판별하여 불량 발생의 원인을 쉽게 분석할 수 있는 전기적 특성 검사 후의 실리콘 웨이퍼에 대한 결함 위치 표시 방법을 제공하였다.
도 1a는 실리콘 웨이퍼의 전기적 특성 검사 과정을 나타내는 개념도.
도 1b는 실리콘 웨이퍼의 전기적 특성인 절연 파괴 검사 결과.
도 2는 본 발명의 공정 순서도.
도 3은 본 발명의 제 1단계 공정을 나타내는 개념도.
도 4는 본 발명의 제 2단계 공정을 나타내는 개념도.
도 5a는 본 발명에 의해 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치가 표시된 결과.
도 5b 및 도 5c는 본 발명에 의해 표시된 실리콘 웨이퍼 표면의 결함 확대도.
* 도면의 주요부분에 대한 부호 설명 *
10 : 실리콘 웨이퍼 11 : 게이트 절연막
12 : 폴리 실리콘 전극 층 20 : 탐침
30 : 구리 판(Cu Plate) 40 : 메탄올

Claims (3)

  1. 실리콘 웨이퍼 표면 상에 게이트 절연막 및 폴리실리콘 전극층을 순차적으로 형성하고 상기 폴리실리콘 전극층과 상기 실리콘 웨이퍼 사이에 절연 파괴가 일어나도록 전압을 점차로 증가시켜 인가하면서 상기 게이트 절연막의 전류를 측정하는 단계와,
    상기 폴리실리콘 전극층을 상기 게이트 절연막에 대해 선택적으로 제거하는 단계와,
    상기 게이트 절연막의 표면에 구리(Cu)를 데코레이션(decoration)하여 상기 절연 파괴된 부분에 구리를 적출시키는 단계를 포함하는 전기적 검사 후의 실리콘 웨이퍼에 대한 결함 위치 표시 방법.
  2. 청구항 1에 있어서 상기 폴리실리콘 전극층을 2.5% HF 용액을 이용하여 표면에 형성되어 있는 자연 산화막을 제거한 후 5% NH4OH 용액을 이용하여 제거하는 전기적 검사 후의 실리콘 웨이퍼에 대한 결함 위치 표시 방법.
  3. 청구항 1에 있어서 상기 구리를 적출시키는 단계는 상기 게이트 절연막을 상부 면에 구리 판(Cu Plate)를 접촉시키고 전해질 용액에 침수시킨 상태에서 상기 구리 판에 (＋) 전극을, 상기 실리콘 웨이퍼에 (－) 전극을 연결시킨 후 전압을 인가하는 전기적 검사 후의 실리콘 웨이퍼에 대한 결함 위치 표시 방법.
KR10-2002-0073777A 2002-11-26 2002-11-26 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법 KR100503651B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0073777A KR100503651B1 (ko) 2002-11-26 2002-11-26 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0073777A KR100503651B1 (ko) 2002-11-26 2002-11-26 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법

Publications (2)

Publication Number Publication Date
KR20040045987A KR20040045987A (ko) 2004-06-05
KR100503651B1 true KR100503651B1 (ko) 2005-07-22

Family

ID=37341609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0073777A KR100503651B1 (ko) 2002-11-26 2002-11-26 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법

Country Status (1)

Country Link
KR (1) KR100503651B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784053B1 (ko) * 2006-12-21 2007-12-10 주식회사 실트론 실리콘 웨이퍼 결함 검출을 위한 구리 데코레이션 장치 및그 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01286432A (ja) * 1988-05-13 1989-11-17 Nippon Telegr & Teleph Corp <Ntt> 絶縁膜の欠陥の検出方法
KR19980065204A (ko) * 1997-01-04 1998-10-15 김광호 반도체 산화막 평가방법
KR19980068627A (ko) * 1997-02-21 1998-10-26 김광호 웨이퍼의 결함 분석방법
KR100189994B1 (ko) * 1995-12-20 1999-06-01 윤종용 동 데코레이션 장치 및 동 데코레이팅 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01286432A (ja) * 1988-05-13 1989-11-17 Nippon Telegr & Teleph Corp <Ntt> 絶縁膜の欠陥の検出方法
KR100189994B1 (ko) * 1995-12-20 1999-06-01 윤종용 동 데코레이션 장치 및 동 데코레이팅 방법
KR19980065204A (ko) * 1997-01-04 1998-10-15 김광호 반도체 산화막 평가방법
KR19980068627A (ko) * 1997-02-21 1998-10-26 김광호 웨이퍼의 결함 분석방법

Also Published As

Publication number Publication date
KR20040045987A (ko) 2004-06-05

Similar Documents

Publication Publication Date Title
CN108037146A (zh) 基于非精确定位的透射电镜样品制备方法
CN116298810B (zh) 一种高阶芯片的失效分析方法
CN106323709A (zh) 测试样品的制备方法以及测试方法
CN105118797A (zh) 一种栅氧化层缺陷的分析方法
CN107346751B (zh) 测试结构及其形成方法以及测试方法
CN114460432A (zh) 一种半导体晶圆制造晶体管栅极硅氧化层失效的综合分析方法
KR100707585B1 (ko) Ｍｏｓ 트랜지스터 소자의 정전용량-전압 특성을 이용한캐리어 농도 분포 측정 자동화 시스템 및 방법
KR100503651B1 (ko) 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법
CN109883365B (zh) 晶粒层厚度测量方法及晶粒层异常的判断方法
CN108010556A (zh) 一种用于精确定位大尺寸器件的小缺陷失效地址的方法
JP3685678B2 (ja) 半導体ウエハの評価方法
US6248601B1 (en) Fix the glassivation layer&#39;s micro crack point precisely by using electroplating method
KR100969190B1 (ko) 접합 웨이퍼의 평가 방법
KR100595137B1 (ko) Ｆｉｂ 장치를 이용한 반도체 소자의 전기적 특성 검사 방법
CN113644053B (zh) 一种导电薄膜连续性的测试结构及方法
KR100632534B1 (ko) 절연층 측정장치 및 측정방법
CN114252680B (zh) 检测源漏间漏电的电压衬度方法
KR100952043B1 (ko) 절연파괴전압 측정을 이용한 ｓｏｉ 웨이퍼의 결함검출방법 및 이를 위한 ｓｏｉ 웨이퍼와 그 제조방법
KR100778860B1 (ko) 반도체 소자의 불량분석 방법
KR20000027700A (ko) 웨이퍼의 전기적 특성에 영향을 미치는 결정 결함 측정 방법
KR100591149B1 (ko) 반도체 소자의 게이트 산화막 결함 검사 방법
JP2002231911A (ja) Ｓｏｉ基体の欠陥検出方法
US6927082B1 (en) Method of evaluating the quality of a contact plug fill
JP3751396B2 (ja) 絶縁膜の評価方法
Ming et al. A review of the technology and process on integrated circuits failure analysis applied in communications products

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120629

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee