CN110036463A - 半导体基材的制造方法 - Google Patents

半导体基材的制造方法 Download PDF

Info

Publication number
CN110036463A
CN110036463A CN201780075211.3A CN201780075211A CN110036463A CN 110036463 A CN110036463 A CN 110036463A CN 201780075211 A CN201780075211 A CN 201780075211A CN 110036463 A CN110036463 A CN 110036463A
Authority
CN
China
Prior art keywords
semiconductor substrate
manufacturing
layer
metal
superficial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780075211.3A
Other languages
English (en)
Other versions
CN110036463B (zh
Inventor
李京鲜
咸昊璨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Siltron Co Ltd
Original Assignee
SK Siltron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Siltron Co Ltd filed Critical SK Siltron Co Ltd
Publication of CN110036463A publication Critical patent/CN110036463A/zh
Application granted granted Critical
Publication of CN110036463B publication Critical patent/CN110036463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/62—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light
    • G01N21/63—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light optically excited
    • G01N21/64—Fluorescence; Phosphorescence
    • G01N21/6489—Photoluminescence of semiconductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501—Semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/24—Optical enhancement of defects or not directly visible states, e.g. selective electrolytic deposition, bubbles in liquids, light emission, colour change

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

根据一个实施方式的半导体基材的制造方法包括以下步骤：用Fe、Cu和Ni中的至少一种金属对电阻率小于0.1Ω·cm的经掺杂的半导体基材的表面层和表面层之下的本体层中的至少一层进行污染；在950℃的温度下进行30分钟的干氧化以在半导体基材的表面上强制形成氧化物膜；以及通过采用光致发光评价法来对形成有氧化物膜的表面层和本体层中的至少一层中是否存在金属污染和所含金属污染程度中的至少一种信息进行评价。

Description

半导体基材的制造方法
技术领域
本发明的实施方式涉及半导体基材的制造方法。
背景技术
在制造半导体基材时，会有利地利用半导体基材的评价结果。作为半导体基材评价方法的一例，有一种光致发光(PL)评价法。在该PL评价法中，激发光辐射到半导体基材的表面上，检测被激发光激发的电子/空穴对重组时所产生的光，以获得关于半导体基材质量的信息，例如关于各种晶体缺陷的信息如金属污染或半导体基材中的缺陷。
然而，在常规的PL评价法中，会由于半导体基材的外部污染和半导体基材的加工状态而发生表面重组损失，导致不能准确地评价半导体基材是否受污染或其污染程度。
而且，在以高浓度掺杂的半导体基材的情况下，采用PL评价法所检测到的光的强度高，因此也不能准确地评价半导体基材中是否存在金属污染以及金属污染程度。
发明内容
〔所要解决的技术问题〕
本发明的实施方式提供了一种能够准确且容易地对有关半导体基材中是否存在金属污染或其金属污染程度中的至少一种信息进行评价的半导体基材的制造方法。
〔技术方案〕
在一个实施方式中，半导体基材的制造方法可包括以下步骤：(a)用Fe、Cu或Ni中的至少一种金属对半导体基材的表面层或位于表面层之下的本体层中的至少一层进行污染，(b)在半导体基材的表面上强制形成氧化物膜，以及(c)采用光致发光评价法来对以下至少一种信息进行评价：其上形成有氧化物膜的表面层、或本体层中的至少一层中是否存在金属污染或其金属污染程度。
例如，半导体基材的制造方法还可包括采用u-PCD法来评价半导体基材中是否存在金属污染或其金属污染程度中的至少一种信息，以及检查用光致发光评价法所获得的评价结果与用u-PCD法所获得的评价结果之间的相关性。
例如，形成氧化物膜的步骤可通过干氧化来进行。例如，干氧化可在950℃～1050℃的温度下进行30分钟～120分钟。干氧化可在950℃的温度下进行30分钟。
例如，用金属对表面层进行污染的步骤(a)可包括用金属对位于半导体基材的边缘处的相互隔开的至少两点、以及半导体基材的边缘内的中央部处的相互隔开的至少两点进行污染。
例如，用金属对本体层进行污染的步骤(a)可包括用金属对位于半导体基材的边缘内的中央部表面处的相互隔开的多点进行污染、进行扩散热处理以使表面所存在的金属污染物扩散入半导体基材的本体、以及在扩散后对半导体基材的表面进行抛光。
例如，半导体基材可包括p-型或n-型掺杂晶片。
例如，掺杂晶片可具有0.005Ω·cm～0.02Ω·cm的电阻率。
例如，掺杂晶片可具有10Ω·cm～20Ω·cm的电阻率。
例如，步骤(b)中干氧化可在950℃的温度下进行30分钟和60分钟、或在1000℃的温度下进行30分钟以形成具有的厚度的氧化物膜，并可在步骤(c)中对半导体基材的表面层进行评价。
例如，步骤(b)中干氧化可在950℃的温度下进行30分钟以形成氧化物膜，并可在步骤(c)中对半导体基材的本体层中的Fe污染进行评价。
例如，步骤(b)中干氧化可分别在950℃和1000℃的温度下进行30分钟和60分钟以形成具有的厚度的氧化物膜，并可在步骤(c)中对表面层进行评价。干氧化可在950℃的温度下进行30分钟。
例如，步骤(c)中，辐射到半导体基材上以对表面层进行评价的激发光的波长可为532nm，并且辐射到半导体基材上以对本体层进行评价的激发光的波长可为827nm。
例如，表面层可以是从半导体基材表面至距离该表面1μm处深度的第一区域，并且本体层可以是从半导体基材的距离表面10μm处至距离表面30μm处深度的第二区域。
例如，半导体基材可包括通过镜面磨削而形成的抛光晶片、或具有形成于其上的外延层的外延晶片。此外，半导体基材可包括单晶硅晶片、多晶硅晶片或化合物半导体晶片。
在另一个实施方式中，半导体基材的制造方法可包括以下步骤：(a)用Fe、Cu或Ni中的至少一种金属对电阻率在0.1Ω·cm以下的经掺杂的半导体基材的表面层或位于表面层之下的本体层中的至少一层进行污染，(b)在950℃的温度下进行30分钟的干氧化以在半导体基材的表面上强制形成氧化物膜，以及(c)采用光致发光评价法来对其上形成有氧化物膜的表面层、或本体层中的至少一层中是否存在金属污染或其金属污染程度进行评价。
例如，步骤(a)中要用金属来污染的半导体基材的电阻率可为0.005Ω·cm～0.02Ω·cm。
例如，步骤(a)中要用金属来污染的半导体基材可包括通过镜面磨削而形成的抛光晶片、或具有形成于抛光晶片上的外延层的外延晶片。
例如，步骤(a)中要用金属来污染的半导体基材可包括单晶硅晶片、多晶硅晶片或化合物半导体晶片。
例如，步骤(a)中要用金属来污染的半导体基材可为n-型或p-型掺杂基材。
例如，用金属对表面层进行污染的步骤(a)可包括用金属对位于半导体基材的边缘处的相互隔开的至少两点、以及半导体基材的边缘内的中央部处的相互隔开的至少两点进行污染。
例如，用金属对本体层进行污染的步骤(a)可包括用金属对位于半导体基材的边缘内的中央部表面处的相互隔开的多点进行污染、进行扩散热处理以使表面所存在的金属污染物扩散入半导体基材的本体、以及在扩散后对半导体基材的表面进行抛光。
例如，步骤(b)可在将半导体基材的表面上所形成的自然氧化物膜去除之后进行。或者，步骤(b)也可在半导体基材的表面上形成有自然氧化物膜的状态下进行。
例如，步骤(b)中氧化物膜可形成为具有的厚度，并且可在步骤(c)中对半导体基材的表面层进行评价。
例如，可在步骤(c)中对半导体基材的本体层中的Fe污染进行评价。
例如，步骤(c)中，辐射到半导体基材上以对表面层进行评价的激发光的波长可为532nm，并且辐射到半导体基材上以对本体层进行评价的激发光的波长可为827nm
例如，表面层可以是从半导体基材表面至距离该表面1μm处深度的第一区域，并且本体层可以是从半导体基材的距离表面10μm处至距离表面30μm处深度的第二区域。
〔有利效果〕
本发明实施方式的半导体基材的制造方法能够准确且容易地评价半导体基材是否被金属所污染或其金属污染程度。尤其是该半导体基材的制造方法能够准确且容易地评价轻掺杂半导体基材以及重掺杂半导体基材受否被金属所污染或其金属污染程度中的至少一种信息。
附图说明
图1是显示一个实施方式的半导体基材制造方法的流程图；
图2提供半导体基材的示例性截面图以有助于理解图1中所示的半导体基材制造方法；
图3是显示图1中所示的步骤110的一个实施方式的流程图；
图4是显示半导体基材的表面层金属污染的半导体基材平面图；
图5是显示图1中所示的步骤110的另一个实施方式的流程图；
图6是显示本体层金属污染的半导体基材平面图；
图7是示例性地显示氧化物膜的厚度随干氧化温度和时间的变化的图表；
图8显示半导体基材的表面层处的PL光强随氧化物膜厚度的变化；
图9显示半导体基材的本体层处的PL光强随氧化物膜厚度的变化；
图10显示PL光强之比；
图11显示重掺硼的半导体基材的PL图；
图12显示轻掺硼的半导体基材的PL图；
图13显示被各金属污染材料所污染的重掺杂半导体基材的表面层随干氧化工艺温度和时间变化的金属污染评价PL图；
图14显示被各金属污染材料所污染的重掺杂半导体基材的氧化物膜的厚度随干氧化工艺温度和时间变化而发生的变化以及表面层处的PL光强；
图15显示被各金属污染材料所污染的轻掺杂半导体基材的表面层随干氧化工艺温度和时间变化的金属污染评价PL图；
图16显示被金属污染材料所污染的轻掺杂半导体基材的氧化物膜的厚度随干氧化工艺温度和时间变化而发生的变化以及表面层处的PL光强；
图17显示干氧化工艺的工艺温度为950℃和1000℃且工艺时间为30分钟时被各金属污染材料所污染的重掺杂半导体基材和轻掺杂半导体基材各自的本体层的金属污染评价PL图；
图18a～图18c显示半导体基材为p-型轻掺杂晶片的情况下Fe、Cu和Ni的金属污染程度以及依赖于污染程度的氧化物膜工艺条件下的PL光强率；以及
图19a是显示第一评价结果和第二评价结果之间相关性的图，图19b是显示第一评价结果与第二评价结果之间相关性的比较的图表。
具体实施方式
下面详细说明本发明的优选实施方式，其示例在附图中示出。然而，这些实施方式也可改变为其它各种形式。这些实施方式是示例性而非限制性的。提供这些实施方式是为了向本领域普通技术人员更完整地解释本公开内容。
图1是显示一个实施方式的半导体基材制造方法100的流程图。
参见图1，用金属对半导体基材的表面层或本体层中至少一层进行污染(步骤110)。
图2提供半导体基材的示例性截面图以有助于理解图1中所示的半导体基材制造方法100。
参见图2，半导体基材的表面层可以定义为从半导体基材的表面t0至第一深度t1的第一区域A1。例如，第一深度t1可为1μm。但实施方式并不限于此。
半导体的本体层可以位于表面层之下，可定义为从半导体基材的离开表面t0一段距离的第二深度t2至第三深度t3的第二区域A2。例如，第二深度t2可为10μm，第二深度t3可为30μm。但实施方式并不限于此。
在另一个实施方式中，本体层可以是从半导体基材的与表面t0相距1μm处的第一深度t1至与表面t0相距30μm处的第三深度t3的区域。
在步骤110中，对半导体基材进行污染的金属可包括Fe、Cu或Ni中的至少一种。
根据该实施方式，半导体基材可包括通过镜面磨削而形成的抛光晶片、或具有形成于抛光晶片上的外延层的外延晶片。
此外，半导体基材可包括单晶硅晶片、多晶硅晶片或化合物半导体晶片。
另外，半导体基材可包括用p-型或n-型掺杂剂掺杂的晶片。例如，半导体基材可以是以高浓度或低浓度掺杂的晶片。下文中，以高浓度掺杂的晶片可指电阻率在0.1Ω·cm以下如0.005～0.02Ω·cm的晶片，而以低浓度掺杂的晶片则可指电阻率为10Ω·cm～20Ω·cm的晶片。但实施方式并不限于特定数值的电阻率。
在半导体基材为n-型掺杂晶片的情况下，半导体基材可包含Si、Ge、Sn、Se或Te作为n-型掺杂剂。但实施方式并不限于此。而在半导体基材为p-型掺杂晶片的情况下，半导体基材可包含Mg、Zn、Ca、Sr、Ba或B作为p-型掺杂剂。但实施方式也并不限于此。
此外，半导体基材的直径可为200㎜、300㎜或450㎜。
但是，实施方式并不限于特定种类的半导体基材。
图3是显示图1中所示的步骤110的一个实施方式110A的流程图。
图4是显示半导体基材的表面层金属污染的半导体基材平面图。图4中，箭头所指示“Notch”是指存在切口的一点。
参见图3和图4，为了用金属对半导体基材的表面层A1进行污染(步骤110)，可用金属对位于半导体基材的边缘处的相互隔开的至少两点(例如，#11和#12)、以及位于半导体基材的边缘内的中央部处的相互隔开的至少两点(例如，#13和#14)进行污染。
图5是显示图1中所示的步骤110的另一个实施方式110B的流程图；
图6是显示本体层金属污染的半导体基材平面图。
参见图5和图6，为了用金属对半导体基材的本体层A2进行污染(步骤112)，可用金属对位于半导体基材的边缘内的中央部表面处的相互隔开的多点(例如，#21～#24)进行污染。
在步骤112之后，进行高温炉扩散热处理以使半导体基材表面所存在的金属污染物扩散入半导体基材的本体(步骤114)。
在步骤114之后，对半导体基材的表面进行抛光(步骤116)。在步骤116中，半导体基材的表面可经抛光以去除表面层的污染，从而在步骤S130中仅评价本体层污染，下面对其进行描述。
例如，图4或图6中所示的各点处由各种金属所引起的污染程度示于下表1。
表1
这里，#1是指#11或#21，#2是指#12或#22，#3是指#13或#23，#4是指#14或#24。
再次参见图1，在步骤110之后，在半导体基材的表面上强制形成氧化物膜(步骤12)。这里，半导体基材表面上也会形成自然氧化物膜。此处的强制形成氧化物膜可指有意地在半导体基材的表面上形成氧化物膜，而非自然氧化物膜。
此外，步骤120可在将自然氧化膜去除之后进行。
或者，也可不将自然氧化物膜去除就进行步骤120。在此情况下，氧化物膜可强制形成在自然氧化物膜上。
根据本实施方式，在步骤120中，可通过湿氧化或干氧化在半导体基材上形成氧化物膜。鉴于氧化物膜的厚度均一性和工艺条件的顺利调整，氧化物膜可通过干氧化而非湿氧化来形成。
在步骤120之后，可用光致发光(PL)评价法(步骤13)来对以下信息中的至少一种进行评价：其上形成有氧化物膜的表面层或本体层中的至少一层中是否存在缺陷或金属污染或者金属污染程度。此处的“缺陷”可以是因金属污染而引起的缺陷，而“金属污染”可以是由金属所引起的污染。
例如，干氧化可在950℃～1050℃的温度下进行30～120分钟。
通常，采用电特性评价法作为评价硅晶片或外延晶片的晶体缺陷和金属污染的方法。PL评价法是电特性评价法的一个例子，其使用激发光来检测因重组而从半导体基材发射的光，并利用所检测到的光来评价半导体基材。室温(RT)下难以对间接带隙材料如硅(Si)进行检测。但PL评价法可在室温下采用，并且仅用相应于硅的带隙能的1.1eV波长的光强就可检测金属污染以及是否存在缺陷。例如，PL评价法可用来对半导体基材进行各种评价，其一个例子示范性地描述于日本专利特开第2011-54691号公报中，因而在此省略PL评价装置或评价方法的具体描述。
例如，辐射到半导体基材上以对半导体基材的表面层进行评价的激发光的波长可为532nm，并且辐射到半导体基材上以对半导体基材的本体层进行评价的激发光的波长可为827nm。但是，实施方式并不限于特定的激发光波长。
在步骤120中，干氧化的温度和时间会根据半导体基材是以低浓度掺杂还是以高浓度掺杂、以及是评价半导体基材的表面层还是本体层而变化。
首先，下面参照图7～图10来描述未用金属进行污染的半导体基材的情况下干氧化的温度和时间与氧化物膜的厚度之间的关系、以及氧化物膜的厚度与半导体基材的PL光强之间的关系。此处的“PL光强”可指激发光辐射到半导体基材后采用PL评价法所检测出的从半导体基材发射的光的强度。
图7是示例性地显示氧化物膜的厚度Tox随干氧化温度和时间的变化的图表，其中横轴表示温度和时间，纵轴表示氧化物膜的厚度。此图中，每根柱状图上端所显示的数字表示氧化物膜的厚度。
参见图7，可见氧化物膜的厚度随干氧化的温度和时间的增加而增加。由此可知，通过调整干氧化的温度和时间，能够灵活地改变氧化物膜的厚度，而不会固定氧化物膜的厚度。
图8显示半导体基材的表面层处的PL光强随氧化物膜厚度的变化。图8显示了表面层为图2中从表面t0至与表面t0相距1μm处的第一深度t1的第一区域A1时的检测结果。
图9显示半导体基材的本体层处的PL光强随氧化物膜厚度的变化。图9显示了本体层为图2中从与表面t0相距20μm处的第二深度t2至与表面t0相距30μm处的第三深度t3的第二区域A2时的检测结果。
图10显示PL光强之比RPL。
图8～图10显示了半导体基材用p-型掺杂剂轻掺杂的情况(P－)和半导体基材用p-型掺杂剂重掺杂的情况(P+)。此外，图8～图10显示了辐射到半导体基材的激发光从激光二极管发射时采用PL评价法所获得的结果。图8显示了激发光的波长为532nm时所获得的结果，图9则显示了激发光的波长为827nm时所获得的结果。图8和图9中，“P+As-received”是指半导体基材上未形成氧化物膜时的PL光强。
图10中所示的PL光强之比RPL可用以下公式1来表示。
〔公式1〕
此式中，IPL(827)表示本体层处的PL光强，IPL(532)则表示表面层处的PL光强。此外，IPL(827)和IPL(532)均表示整个半导体基材上的PL光强。
参照图8和图9可见，未用金属污染半导体基材时，表面层和本体层处的光强随氧化物膜的厚度增加而增加。
尤其参照图10可见，表面层处的PL光强随氧化物膜的厚度而增加，从而使本体层处的PL光强与表面层处的PL光强之比RPL降低。
下面参照附图11和图12对未用金属污染半导体基材时半导体基材的表面层处和本体层处随干氧化温度和时间的变化的PL图进行描述。
图11显示重掺硼的半导体基材的PL图，而图12显示轻掺硼的半导体基材的PL图。
图11和12中表面层和本体层的定义以及光源的种类和波长均与适用于图8和图9中的那些相同，在此省略赘述。
参照图11和12可见，当干氧化工艺的温度和时间为1000℃以及比60分钟长的120分钟时，以及当干氧化工艺的温度和时间为1050℃以及60和120分钟时，氧化物膜的厚度变成以上，从而不能采用PL评价法来对表面层进行评价。
此外，参照图12可见，当每个温度下的时间在60分钟以上时，会产生箭头所示的圆形图案，其假定为表示沉淀。
最终，在通过干氧化经沉淀而形成氧化物膜的情况下，会由于在900℃以上高温下的锭生长期间所混合的氧而发生沉淀。因此，不发生沉淀的干氧化工艺的温度和时间可以是950℃和30分钟。但实施方式不限于此。
下面参照图13～图18c来描述用金属污染半导体基材后干氧化的温度和时间与氧化物膜的厚度之间的关系以及PL光强。这里，用金属污染的表面层和本体层上的点与图4和图6中所示的那些相同，并且半导体基材的表面层和本体层用表1所示的四种不同程度的金属来污染。尤其是，为了对用金属污染半导体基材表面时半导体基材的边缘处的检测灵敏度进行检查，如图4中示例性显示那样，半导体的边缘部#11和#12被污染。此外，使用掺硼(B)的p-型晶片作为半导体基材。但以下描述也可适用于半导体基材为n-型晶片的情况。尤其是，半导体基材为n-型晶片的情况下的PL光强可能优于半导体基材为p-型晶片的情况下的PL光强。另外，干氧化物工序的温度可改为950℃、1000℃和1050℃，并且每个温度下的工艺时间可变为30分钟和60分钟。
图13显示被各金属污染材料(Fe、Ni和Cu)所污染的重掺杂半导体基材的表面层随干氧化工艺温度和时间变化的金属污染评价PL图。此图中，小圆200表示污染部位。
图14显示被各金属污染材料所污染的重掺杂半导体基材的氧化物膜的厚度随干氧化工艺温度和时间变化而发生的变化以及表面层处的PL光强。
图13和图14显示了辐射到表面层上的激发光的波长为532nm且表面层为从半导体基材的表面t0至与表面t0相距1μm处的第一深度t1的第一区域A1的情况下所获得的结果。图13和图14中，“Ref”是指未用表1中所示金属污染半导体基材的情况。
参照图13可见，干氧化工艺的温度和时间为1000℃和60分钟时，不能进行PL检测。参照图14可见，在干氧化工艺的温度和时间为1000℃和60分钟的情况以外的情况下，无论金属是何种类，PL光强都随氧化物膜的厚度Tox增加而增加。
尤其是，参见图14，在半导体基材为重掺杂晶片并在步骤130中对半导体基材的表面层进行评价的情况下，干氧化可在950℃的工艺温度下分别进行30分钟和60分钟的工艺时间，或者在1000℃的工艺温度下进行30分钟的工艺时间，以形成厚度为的氧化物膜，从而获得PL光强。
图15显示被各金属污染材料(Fe、Ni和Cu)所污染的轻掺杂半导体基材的表面层随干氧化工艺温度和时间变化的金属污染评价PL图。此图中，小圆202表示污染部位。
图16显示被金属污染材料所污染的轻掺杂半导体基材的氧化物膜的厚度随干氧化工艺温度和时间变化而发生的变化以及表面层处的PL光强。
图15和图16显示了辐射到表面层上的激发光的波长为532nm且表面层为从半导体基材的表面t0至与表面t0相距1μm处的第一深度t1的第一区域A1的情况下所获得的结果。图15和图16中，“Ref”是指未用表1中所示金属污染半导体基材的情况。
参照图15可见，干氧化工艺的温度和时间为1000℃和60分钟时，不能进行PL检测。参照图16可见，在干氧化工艺的温度和时间为1000℃和30分钟的情况以外的情况下，无论金属是何种类，PL光强都随氧化物膜的厚度Tox增加而增加。
参见图16，在半导体基材为轻掺杂晶片并在步骤130中对半导体基材的表面层进行评价的情况下，干氧化可分别在950℃和1000℃的工艺温度下分别进行30分钟和60分钟的工艺时间，以形成厚度为的氧化物膜，从而获得PL光强。例如，干氧化可在950℃的温度下进行30分钟。但实施方式并不限于此。
如上所述，在用金属污染半导体基材之后干氧化工艺的温度和时间为1000℃和60分钟以上的情况下，会发生沉淀。因此，干氧化在950℃和1000℃的温度下进行30分钟，在此期间不发生沉淀而在氧化物膜的厚度均一的状态下以对本体层的污染进行如下评价。此时，用激光光源辐射到半导体基材上的激发光具有827nm的波长，并且在半导体基材重掺硼的情况(P+)和半导体基材轻掺硼的情况(P－)下对半导体基材进行评价。但实施方式并不限于此。也就是说，以下描述也可适用于半导体基材为n-型晶片的情况。尤其是，半导体基材为n-型晶片的情况下的PL光强可能更为优异。
图17显示干氧化工艺的工艺温度为950℃和1000℃且工艺时间为30分钟时被各金属污染材料(Fe、Ni和Cu)所污染的重掺杂半导体基材(P+)和轻掺杂半导体基材各自的本体层的金属污染评价PL图。此图中，小圆204表示污染部位。
参照图17可见，在半导体基材轻掺杂的情况(P－)下，无论金属是何种类(Fe、Ni和Cu)，都检测到金属污染。尤其可见，工艺温度为950℃且工艺时间为30分钟的情况下的金属污染检测能力高于工艺温度为1000℃且工艺时间为30分钟的情况下的金属污染检测能力，并且在工艺温度为950℃且工艺时间为30分钟的情况下未产生沉淀。
与此相反，再参照图17可见，在半导体基材为重掺杂晶片(P+)且在步骤S130中对半导体基材的本体层进行评价的情况下，当干氧化在950℃的工艺温度下进行30分钟以形成氧化物膜时，能仅检测到半导体基材的本体层处的Fe污染。
图18a～图18c显示半导体基材为p-型轻掺杂晶片的情况下Fe、Cu和Ni的金属污染程度以及依赖于污染程度的氧化物膜工艺条件下的PL光强率R’。这些图中，RTP表示快速热处理。图18a～图18c显示激发光的波长为532nm时所检测的结果。
光强率R’是图18a～图18c中每张图的纵轴，其可用以下公式2来表示。
〔公式2〕
此式中，ID表示每个金属污染点处的PL光强，IN则表示整个半导体基材上的光强。
此外，在步骤130之后，可采用微波光电导衰变(μ-PCD)法来对半导体基材是否存在金属污染或金属污染程度中的至少一种信息进行评价(步骤140)。在采用作为μ-PCD法一例的氧化钝化少数载流子寿命(OP-MCLT)法来对半导体基材进行评价的情况下，能够评价轻掺杂的半导体基材，但不能评价重掺杂的半导体基材。
在步骤140之后，可对采用PL评价法所获得的第一评价结果与采用u-PCD如OP-MCLT法所获得的第二评价结果之间的相关性进行检查(步骤150)。可进行步骤150来评价采用PL评价法所获得的第一评价结果的准确性。
图19a是显示第一评价结果和第二评价结果之间相关性的图，图19b是显示第一评价结果与第二评价结果之间相关性的比较的图表。这些图中，Fe、Cu和Ni为金属污染材料，“PL 532nm”表示采用PL评价法向半导体基材辐射波长为532nm的激发光并评价半导体基材表面层而获得的第一评价结果，MCLT则表示采用OP-MCLT法评价半导体基材而获得的第二评价结果。
在干氧化物于950℃下进行30分钟以强制形成氧化物膜的情况下，如图19a和图19b所示，当半导体基材为轻掺硼的p-型晶片且用金属(Fe、Cu或Ni)污染半导体基材时，基于第一评价结果能够确认表面层和本体层的污染都被很好地检测到。在Fe和Ni的情况下可见，第一评价结果和第二评价结果之间的相关性R2极高，在97％以上。
通常在采用PL评价法来评价半导体基材如单晶硅晶片的情况下，根据因半导体基材的外部污染和半导体基材的加工所引起的半导体基材表面状态，会在半导体基材的表面发生重组损失，从而可能会降低采用PL评价法所检测到的光的灵敏度。也就是说，采用PL评价法所检测到的光可能会有波动。
与此相对，根据本实施方式，作为采用PL评价法来评价半导体基材之前的预处理步骤，在半导体基材的表面上强制形成氧化物膜，然后再用PL评价法来对半导体基材进行评价。结果，半导体基材表面的重组速度被氧化膜所控制而放缓。因此，室温下PL评价法中所使用的半导体基材的PL光强得以增强，从而能够容易且准确地检测半导体基材中的实际金属污染。
另外，通常在重掺杂半导体基材如重掺硼(B)半导体基材的情况下，由于掺杂剂所引起的散射，基于硼条纹的PL评价法中所检测到的光的灵敏度即PL光强非常大。因此，即使在半导体基材上存在金属污染的情况下，也难以检测到金属污染。此处，“硼条纹”是指一种同心图案。
与此相对，根据本实施方式，在重掺杂半导体基材的情况下以及在轻掺杂参导体基材的情况下，干氧化在最佳条件、如950℃温度30分钟下实施以形成氧化物膜，从而能够容易且准确地检测表面层和本体层中是否存在金属污染以及金属污染程度，换言之，能够提高检测能力。
此外，如前所述，为了提供电特性评价法之间的相关性，可对采用PL评价法所获得的评价结果和用μ-PCD所获得的评价结果之间的相关性进行检查，从而能够确保采用PL评价法所获得的半导体基材评价结果的可靠性。
上述实施方式参照多个示例性实施方式进行了描述，但应理解这些实施方式是示例性而非限制性的，本领域技术人员可以想到落入实施方式的固有方面的许多其它修改和应用。例如，实施方式的具体构成要素可以进行各种变化和改变。此外，应当理解，与该变化和改变有关的差异均落入所附权利要求书中本公开的精神和范围内。
〔发明实施方式〕
各实施方式已描述于实施本发明具体实施方式中。
〔工业适用性〕
实施方式的半导体基材的制造方法可用于半导体基材制造领域。

Claims (13)

1.半导体基材的制造方法，包括以下步骤：
(a)用Fe、Cu或Ni中的至少一种金属对电阻率在0.1Ω·cm以下的经掺杂的半导体基材的表面层或位于该表面层之下的本体层中的至少一层进行污染；
(b)在950℃的温度下进行30分钟的干氧化以在所述半导体基材的表面上强制形成氧化物膜；以及
(c)采用光致发光评价法来对以下的至少一种信息进行评价：其上形成有所述氧化物膜的表面层、或本体层中的至少一层中是否存在金属污染或其金属污染程度。
2.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(a)中要用所述金属来污染的半导体基材的电阻率为0.005Ω·cm～0.02Ω·cm。
3.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(a)中要用所述金属来污染的半导体基材包括通过镜面磨削而形成的抛光晶片、或具有形成于抛光晶片上的外延层的外延晶片。
4.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(a)中要用所述金属来污染的半导体基材包括单晶硅晶片、多晶硅晶片或化合物半导体晶片。
5.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(a)中要用所述金属来污染的半导体基材为n-型掺杂基材。
6.如权利要求1所述的半导体基材的制造方法，其特征在于，用所述金属对表面层进行污染的步骤(a)包括用所述金属对位于所述半导体基材的边缘处的相互隔开的至少两点、以及所述半导体基材的边缘内的中央部处的相互隔开的至少两点进行污染。
7.如权利要求1所述的半导体基材的制造方法，其特征在于，用所述金属对本体层进行污染的步骤(a)包括：
用金属对位于所述半导体基材的边缘内的中央部表面处的相互隔开的多点进行污染；
进行扩散热处理以使表面所存在的金属污染物扩散入所述半导体基材的本体；以及
在扩散后对所述半导体基材的表面进行抛光。
8.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(b)在将所述半导体基材的表面上所形成的自然氧化物膜去除之后进行。
9.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(b)在所述半导体基材的表面上形成有自然氧化物膜的状态下进行。
10.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(b)中所述氧化物膜形成为具有200的厚度，并且
在步骤(c)中对所述半导体基材的表面层进行评价。
11.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(c)中对所述半导体基材的本体层中的Fe污染进行评价。
12.如权利要求1所述的半导体基材的制造方法，其特征在于，步骤(c)中，
辐射到所述半导体基材上以对表面层进行评价的激发光的波长为532nm，并且
辐射到所述半导体基材上以对本体层进行评价的激发光的波长为827nm。
13.如权利要求1所述的半导体基材的制造方法，其特征在于，
所述表面层是从半导体基材表面至距离该表面1μm处深度的第一区域，并且
所述本体层是从半导体基材的距离表面10μm处至距离表面30μm处深度的第二区域。
CN201780075211.3A 2016-12-05 2017-11-28 半导体基材的制造方法 Active CN110036463B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2016-0164552 2016-12-05
KR1020160164552A KR101820680B1 (ko) 2016-12-05 2016-12-05 반도체 기판 제조 방법
PCT/KR2017/013636 WO2018105935A1 (ko) 2016-12-05 2017-11-28 반도체 기판 제조 방법

Publications (2)

Publication Number Publication Date
CN110036463A true CN110036463A (zh) 2019-07-19
CN110036463B CN110036463B (zh) 2022-10-11

Family

ID=61094873

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780075211.3A Active CN110036463B (zh) 2016-12-05 2017-11-28 半导体基材的制造方法

Country Status (4)

Country Link
US (1) US10755989B2 (zh)
KR (1) KR101820680B1 (zh)
CN (1) CN110036463B (zh)
WO (1) WO2018105935A1 (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057350A (ko) * 1996-12-03 2000-09-15 고지마 마타오 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
KR20070065730A (ko) * 2005-12-20 2007-06-25 주식회사 실트론 에피택셜 웨이퍼 및 그 금속오염 검출방법
US20080020497A1 (en) * 2006-07-21 2008-01-24 Sumco Corporation Method for evaluating quality of semiconductor substrate and method for manufacturing semiconductor substrate
US20110183445A1 (en) * 2010-01-26 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
KR20120107190A (ko) * 2011-03-21 2012-10-02 주식회사 엘지실트론 웨이퍼 오염 측정장치 및 웨이퍼의 오염 측정 방법
KR20150033433A (ko) * 2013-09-24 2015-04-01 주식회사 엘지실트론 반도체 기판의 금속 오염 평가 방법
JP2016178122A (ja) * 2015-03-18 2016-10-06 株式会社Sumco 半導体基板の評価方法及び半導体基板の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712753B1 (ko) * 2005-03-09 2007-04-30 주식회사 실트론 화합물 반도체 장치 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057350A (ko) * 1996-12-03 2000-09-15 고지마 마타오 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
KR20070065730A (ko) * 2005-12-20 2007-06-25 주식회사 실트론 에피택셜 웨이퍼 및 그 금속오염 검출방법
US20080020497A1 (en) * 2006-07-21 2008-01-24 Sumco Corporation Method for evaluating quality of semiconductor substrate and method for manufacturing semiconductor substrate
US20110183445A1 (en) * 2010-01-26 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
KR20120107190A (ko) * 2011-03-21 2012-10-02 주식회사 엘지실트론 웨이퍼 오염 측정장치 및 웨이퍼의 오염 측정 방법
KR20150033433A (ko) * 2013-09-24 2015-04-01 주식회사 엘지실트론 반도체 기판의 금속 오염 평가 방법
JP2016178122A (ja) * 2015-03-18 2016-10-06 株式会社Sumco 半導体基板の評価方法及び半導体基板の製造方法

Also Published As

Publication number Publication date
US20200066605A1 (en) 2020-02-27
CN110036463B (zh) 2022-10-11
KR101820680B1 (ko) 2018-01-22
WO2018105935A1 (ko) 2018-06-14
US10755989B2 (en) 2020-08-25

Similar Documents

Publication Publication Date Title
Haunschild et al. Detecting efficiency‐limiting defects in Czochralski‐grown silicon wafers in solar cell production using photoluminescence imaging
Ichikawa et al. Carrier recombination in n-type 4H-SiC epilayers with long carrier lifetimes
KR20110055631A (ko) 결함 감지를 위한 방법 및 장치
JP2007042950A (ja) エピタキシャル層の品質評価方法、ｓｏｉ層の品質評価方法、シリコンウェーハの製造方法
TWI611489B (zh) 半導體基板的評估方法及半導體基板的製造方法
JP5407212B2 (ja) 熱処理炉評価方法および半導体ウェーハの製造方法
US5612539A (en) Method of evaluating lifetime related quality of semiconductor surface
CN110036463A (zh) 半导体基材的制造方法
CN113169034B (zh) 带激光标记的硅晶圆的制造方法
JP5504634B2 (ja) ライフタイムの評価方法
Kwapil et al. Influence of surface texture on the defect‐induced breakdown behavior of multicrystalline silicon solar cells
CN111398774A (zh) 硅片少子寿命的测试方法及装置
Korevaar et al. Cross‐sectional mapping of hole concentrations as a function of copper treatment in CdTe photo‐voltaic devices
JP6634962B2 (ja) シリコンエピタキシャルウェーハのエピタキシャル層の評価方法及びシリコンエピタキシャルウェーハの製造方法
US6187690B1 (en) Methods of manufacturing semiconductive wafers and semiconductive material stencil masks
Codegoni et al. Molybdenum contamination in silicon: Detection and impact on device performances
Benton et al. Electrical properties of cobalt and copper contamination in processed silicon
Kolkovsky Defects in Oxidized p‐Type Si Wafers Observed by Surface Photovoltage Spectroscopy
Hidehisa Hashizume et al. CARRIER LIFETIME MEASUREMENTS BY MICROWAVE PHOTO-CONDUCTIVITY DECAY METHOD
CN111279461A (zh) 由单晶硅组成的半导体晶片
CN111896856B (zh) 一种芯片电性能测试系统及方法
Eichinger¹ New developments of the Elymat technique
Krawczyk et al. Inspection of n-type InP crystals by scanning photoluminescence measurements
KR20070065730A (ko) 에피택셜 웨이퍼 및 그 금속오염 검출방법
JPH11126809A (ja) ｐｎ接合ダイオードによる半導体基板の評価方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant