JPH01173727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01173727A JPH01173727A JP33476987A JP33476987A JPH01173727A JP H01173727 A JPH01173727 A JP H01173727A JP 33476987 A JP33476987 A JP 33476987A JP 33476987 A JP33476987 A JP 33476987A JP H01173727 A JPH01173727 A JP H01173727A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野ン
本発明は、高濃度層上に低濃度層を有する半導体装置の
製造方法に関する。
製造方法に関する。
（従来の技術）
通常の例えばＣＭＯ８集積回路における半導体素子のつ
くシ方は、次のような方法で行なっていた。
くシ方は、次のような方法で行なっていた。
即ちチョクラルスキー法で得た低濃度（例えば１０１４
〜１０ ／３ ）の基板を用意する。この基板には
工程途上の重金属などでひきおこされる欠陥を吸着する
ＢＭＤ （Ｂｕｌｋ Ｍｌｅｒｔ＋ Ｄｅｆｏｃｔ ）
が潜在的に多数台まれている。これに中温処理（例えば
９００℃〜１０００℃）を施こすと潜在的ＢＭＤか顕在
化する。次に高温（例えば１２００℃近辺）で外拡散熱
処理し、基板表面部のみ無欠陥化し、この無欠陥領域に
半導体素子を形成する。しかし低濃度基板ではラッチア
ップ現象が生じやすり。
〜１０ ／３ ）の基板を用意する。この基板には
工程途上の重金属などでひきおこされる欠陥を吸着する
ＢＭＤ （Ｂｕｌｋ Ｍｌｅｒｔ＋ Ｄｅｆｏｃｔ ）
が潜在的に多数台まれている。これに中温処理（例えば
９００℃〜１０００℃）を施こすと潜在的ＢＭＤか顕在
化する。次に高温（例えば１２００℃近辺）で外拡散熱
処理し、基板表面部のみ無欠陥化し、この無欠陥領域に
半導体素子を形成する。しかし低濃度基板ではラッチア
ップ現象が生じやすり。
このラッチアップ現象を防止するＫは、高濃度（例えば
ｌＯ〜１０７ｃｍ ）基板を用いた方がよい。しかし
この高濃度基板では、素子のしきい値が高くなりすぎる
ので、基板表面に低濃度層を設ける必要がある。その設
は方の一つとして、エピタキシャルウェハを使用する方
法がある。
ｌＯ〜１０７ｃｍ ）基板を用いた方がよい。しかし
この高濃度基板では、素子のしきい値が高くなりすぎる
ので、基板表面に低濃度層を設ける必要がある。その設
は方の一つとして、エピタキシャルウェハを使用する方
法がある。
（発明が解決しようとする問題点）
ところがエピタキシャルウェハｔ−ＣＭＯＳプロセスに
用いる上での最大の難関は、通常のバルクウェハだ比べ
てエピタキシャル層に工程途上の不純物その他により結
晶欠陥が増すことである。その原因は最近の本発明者等
の研究によって、高濃度エピタキシャル・サブストレー
ト（サブストレート基板）には、ＢＭＤが通常のバルク
ウェハに比べて極めて生じＫくいことによることが判明
した。
用いる上での最大の難関は、通常のバルクウェハだ比べ
てエピタキシャル層に工程途上の不純物その他により結
晶欠陥が増すことである。その原因は最近の本発明者等
の研究によって、高濃度エピタキシャル・サブストレー
ト（サブストレート基板）には、ＢＭＤが通常のバルク
ウェハに比べて極めて生じＫくいことによることが判明
した。
第７図は、低濃度基板ではＢＭＤが発生しやすいが、高
濃度基板ではＢＭＤが発生しＫくぃことを示す。
濃度基板ではＢＭＤが発生しＫくぃことを示す。
なおバルクウェハ（又はサブストレート）の場合につい
ては、 ＢＭＤ形成にかかわる微小欠陥制御技術につい
ては明らかになっていたが、（注：バルクウェハとは、
通常略１ｏ１４〜１ｏ１６．／ＷＩ５）不純物濃度をも
つものをいう）高濃度（略１ｏ１７〜１０ ７ｃｍ ）
不純物を有するエピタキシャルウェハにり込ては、本発
明者等の研究結果が出るまでは不明確であり、且つＢＭ
Ｄ密度がエピタキシャルウェハ・ｆロセスでの歩留等を
含む基本問題の解決の鍵となコン９とは未知の事項であ
った。
ては、 ＢＭＤ形成にかかわる微小欠陥制御技術につい
ては明らかになっていたが、（注：バルクウェハとは、
通常略１ｏ１４〜１ｏ１６．／ＷＩ５）不純物濃度をも
つものをいう）高濃度（略１ｏ１７〜１０ ７ｃｍ ）
不純物を有するエピタキシャルウェハにり込ては、本発
明者等の研究結果が出るまでは不明確であり、且つＢＭ
Ｄ密度がエピタキシャルウェハ・ｆロセスでの歩留等を
含む基本問題の解決の鍵となコン９とは未知の事項であ
った。
ところで高濃度（略１０１７〜１０１８／ｃｍ’ ）基
板で社、通常のバルクウェハと同様なｓ１単結晶形成技
術（チョクラルスキー法など）を用いたとしても、９５
０〜１０００℃（中温）を主体とする従来のＣＭＯＳプ
ロセスでは、形成されるＢＭＤ核は極めて少なく、また
あったとしても、各温度で要求される臨界核サイズより
小さいときは消滅すると推定される。
板で社、通常のバルクウェハと同様なｓ１単結晶形成技
術（チョクラルスキー法など）を用いたとしても、９５
０〜１０００℃（中温）を主体とする従来のＣＭＯＳプ
ロセスでは、形成されるＢＭＤ核は極めて少なく、また
あったとしても、各温度で要求される臨界核サイズより
小さいときは消滅すると推定される。
本発明は上記のような研究成果を踏まえ、高濃度不純物
をサブストレートに有する半導体装置を、安定かつ高歩
留に提供できるようにすることを目的とする。
をサブストレートに有する半導体装置を、安定かつ高歩
留に提供できるようにすることを目的とする。
［発明の構成コ
（問題点を解決するための手段と作用）本発明は、高濃
度層上に低濃度層を形成する半導体装置の製造方法にお
いて、高濃度基板に低温（例えば７００℃）でＢＭＤ
（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃりをつくる第１の
工程と、その後前記温度より高り温度（中温例えば９０
０℃〜１０００℃）で前記に’ＢＭＤを成長させる第２
の工程とを具備したことを特徴とする。即ち本発明は、
従来例のような不安定かつ低歩留の例えばエピタキシャ
ルウェハを用いる半導体装置の製造に好適である。
度層上に低濃度層を形成する半導体装置の製造方法にお
いて、高濃度基板に低温（例えば７００℃）でＢＭＤ
（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃりをつくる第１の
工程と、その後前記温度より高り温度（中温例えば９０
０℃〜１０００℃）で前記に’ＢＭＤを成長させる第２
の工程とを具備したことを特徴とする。即ち本発明は、
従来例のような不安定かつ低歩留の例えばエピタキシャ
ルウェハを用いる半導体装置の製造に好適である。
エピタキシャルウェハを例忙とって話を進める。
エピタキシャルウェハは、非常に高濃度（略１０”〜１
０ ７ｃｍ）のサブストレート上に低不純物のエピタキ
シャル層を成長させてつくる。エピタキシャル層は、気
相成長が用すられる故基本的には過剰酸素は含まれず、
従って過剰酸素によって生ずるＢＭＤ形成はそもそも期
待できない。一方、サブストレートについては、形成方
法がチョクラルスキー法であるが故に、基本的には過剰
酸素（ＢＭＤ源ンが充分（略１０ ”７ｃｍ３）含まれ
ているものと信じられていた。従ってＢＭＤも充分形成
されているものと信じられていた。しかしながらエピタ
キシャルウェハを用いての歩留調査の結果、不安定かつ
低歩留とＢＭＤの有無は、強い相開をもっことが明確と
なった。調査したところ、高不純物サブストレートにＢ
ＭＤが極めてできにくいことが判明した（第７図参照）
。なおりＭＤができにくい原因については、過剰酸素が
充分でないのか、あるいは他の原因かは未だ不明である
。
０ ７ｃｍ）のサブストレート上に低不純物のエピタキ
シャル層を成長させてつくる。エピタキシャル層は、気
相成長が用すられる故基本的には過剰酸素は含まれず、
従って過剰酸素によって生ずるＢＭＤ形成はそもそも期
待できない。一方、サブストレートについては、形成方
法がチョクラルスキー法であるが故に、基本的には過剰
酸素（ＢＭＤ源ンが充分（略１０ ”７ｃｍ３）含まれ
ているものと信じられていた。従ってＢＭＤも充分形成
されているものと信じられていた。しかしながらエピタ
キシャルウェハを用いての歩留調査の結果、不安定かつ
低歩留とＢＭＤの有無は、強い相開をもっことが明確と
なった。調査したところ、高不純物サブストレートにＢ
ＭＤが極めてできにくいことが判明した（第７図参照）
。なおりＭＤができにくい原因については、過剰酸素が
充分でないのか、あるいは他の原因かは未だ不明である
。
上記本発明のような工程を通して熱工程を行なうと、Ｂ
ＭＤ密度は第５図のように改善されることが判明したＣ
略１０ ”／ｃｙｓ ３近傍でＶｉ６ Ｘ １０５ｃｍ
’のＢＭＤ密度）。即ちバルクでの理論を用いて解釈す
れば、低温（例えば７００℃近辺）にてＢＭＤ核を充分
多数形成し、しかも中温（１０００℃近辺）でＢＭＤを
成長させることにより、高温（１０００℃近辺）で消滅
してしまうことのなｈサイズのＢＭＤとすることができ
る。ただし何度も言及しているように、高濃度不純物領
域でＯＢＭＯ形成については、その基本的メカニズムは
未だ不明な点が多い。
ＭＤ密度は第５図のように改善されることが判明したＣ
略１０ ”／ｃｙｓ ３近傍でＶｉ６ Ｘ １０５ｃｍ
’のＢＭＤ密度）。即ちバルクでの理論を用いて解釈す
れば、低温（例えば７００℃近辺）にてＢＭＤ核を充分
多数形成し、しかも中温（１０００℃近辺）でＢＭＤを
成長させることにより、高温（１０００℃近辺）で消滅
してしまうことのなｈサイズのＢＭＤとすることができ
る。ただし何度も言及しているように、高濃度不純物領
域でＯＢＭＯ形成については、その基本的メカニズムは
未だ不明な点が多い。
上記のようにして形成されたＢＭＤにより、後続の工程
での汚染対策が施しされ、従ってエピタキシャル層等の
素子形成領域に欠陥が生じることのないイントリンシッ
ク・ｒツタリング（Ｉｎｔｒｉｎｓｉ ｃＧｅｔｔｅｒ
ｉｎｇ ）効果’１１：Ｍ待”Ｔ： ｎ ル。
での汚染対策が施しされ、従ってエピタキシャル層等の
素子形成領域に欠陥が生じることのないイントリンシッ
ク・ｒツタリング（Ｉｎｔｒｉｎｓｉ ｃＧｅｔｔｅｒ
ｉｎｇ ）効果’１１：Ｍ待”Ｔ： ｎ ル。
（実施例）
以下図面を参照して本発明の詳細な説明する。まず比抵
抗ｐＢ、Ｂ ＝ ４０〜６０ ｍＩｌ−ｍ（Ｎ、ｂ＝１
．７〜３．５Ｘ１０”／備りの高濃度不純物基板１を用
意する。ここで基板不純物はＳ、で、その不純物濃度は
１Ｏ１７〜１０１９／ｃｍ’のオーダとすることができ
る。この基板１を７００℃近辺の低温のＮ、雰囲気中で
１６時間アニールする。すると基板１の中には潜在的Ｂ
ＭＤ ２’が多数発生する（第１図）。
抗ｐＢ、Ｂ ＝ ４０〜６０ ｍＩｌ−ｍ（Ｎ、ｂ＝１
．７〜３．５Ｘ１０”／備りの高濃度不純物基板１を用
意する。ここで基板不純物はＳ、で、その不純物濃度は
１Ｏ１７〜１０１９／ｃｍ’のオーダとすることができ
る。この基板１を７００℃近辺の低温のＮ、雰囲気中で
１６時間アニールする。すると基板１の中には潜在的Ｂ
ＭＤ ２’が多数発生する（第１図）。
この基板表面に、低濃度の不純物層３をエピタキシャル
成長させる（第２図）。エピタキシャル層３には、基本
的にはＢＭＤは発生しない、更に１０００℃近辺の中温
の０２雰囲気中で酸化することで、基板１に含まれるＢ
ＭＤは成長しはじめ、大形のＢＭＤ ２となる。Ｐウェ
ル・スランピング（ウェル拡散）工程（温度は１２００
℃近辺の高温）でＰウェル４用不純物を拡散する。この
とき不純物はＢ（Ｍａン）が用いられる。この工程によ
り、基板表面に近いＢＲ４Ｄ ２の一部は外拡散（Ｏｕ
ｔ−Ｄｉｆｆ ｕｓｉｏｎ）効果により一部消滅する（
第３図）。
成長させる（第２図）。エピタキシャル層３には、基本
的にはＢＭＤは発生しない、更に１０００℃近辺の中温
の０２雰囲気中で酸化することで、基板１に含まれるＢ
ＭＤは成長しはじめ、大形のＢＭＤ ２となる。Ｐウェ
ル・スランピング（ウェル拡散）工程（温度は１２００
℃近辺の高温）でＰウェル４用不純物を拡散する。この
とき不純物はＢ（Ｍａン）が用いられる。この工程によ
り、基板表面に近いＢＲ４Ｄ ２の一部は外拡散（Ｏｕ
ｔ−Ｄｉｆｆ ｕｓｉｏｎ）効果により一部消滅する（
第３図）。
以後エピタキシャル層Ｊ、Ｐウェル層４に、通常の０Ｍ
Ｏ８工程により、素子形成等の各工程が実施される（第
４図）。第４図において５はＮ型のソースまたはドレイ
ン、６はＰ 型のソースまたはドレイン、７はｆ−）酸
化膜、８はフィールド酸化膜、９はポリシリコンゲート
、１０は絶縁膜。
Ｏ８工程により、素子形成等の各工程が実施される（第
４図）。第４図において５はＮ型のソースまたはドレイ
ン、６はＰ 型のソースまたはドレイン、７はｆ−）酸
化膜、８はフィールド酸化膜、９はポリシリコンゲート
、１０は絶縁膜。
ｌｉはメタル配線、１２はパシペーシ、ン層である。
上記のように、低温、中温を介して意図的にＢＭＤを形
成したため、第５図の如く高濃度基板１のＢＭＤ Ｉ密
度が向上し、第６図の如くエピタキシャルウェハを用騒
たＣＭＯ８集積回路においても、従来のバルクＣＭＯ８
と同様な歩留が得られた。
成したため、第５図の如く高濃度基板１のＢＭＤ Ｉ密
度が向上し、第６図の如くエピタキシャルウェハを用騒
たＣＭＯ８集積回路においても、従来のバルクＣＭＯ８
と同様な歩留が得られた。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば上記ではＭＯＳエピタキシャル層が使用さ
れる分野、 ＣＭＯ８分野につき説明したが、他の集積
回路分野にも応用可能である。また本発明において上記
低濃度層として上記中温でエピタキシャル層を形成する
場合は、核層を形成する前に低温ＯＢＭＯ発生工程を行
なうようＫするとよい。また上記実施例のＢＭＤに関す
る記述は、考え方を説明するためにバルクの理論を流用
して説明したものであシ、理論が必ずしも確ｍあるもの
とは断定できない。
ある。例えば上記ではＭＯＳエピタキシャル層が使用さ
れる分野、 ＣＭＯ８分野につき説明したが、他の集積
回路分野にも応用可能である。また本発明において上記
低濃度層として上記中温でエピタキシャル層を形成する
場合は、核層を形成する前に低温ＯＢＭＯ発生工程を行
なうようＫするとよい。また上記実施例のＢＭＤに関す
る記述は、考え方を説明するためにバルクの理論を流用
して説明したものであシ、理論が必ずしも確ｍあるもの
とは断定できない。
［発明の効果］
以上説明した如く本発明によれば、高濃度基板を用いた
場合においても、歩留は安定しかつ飛躍的に向上するも
のである。
場合においても、歩留は安定しかつ飛躍的に向上するも
のである。
第１図ないし第４図は本発明の一実施例の工程説明図、
第５図、第６図は同実施例の効果を示す特性図、第７図
は従来方法の不具合を示す特性図である。 １・・・Ｎ 基板 ２／・・・潜在的ＢＭＤ 、 ２−
成長したＢＭＤ、３・・・低濃度エピタキシャル層、
４・・・Ｐウェル層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
第５図、第６図は同実施例の効果を示す特性図、第７図
は従来方法の不具合を示す特性図である。 １・・・Ｎ 基板 ２／・・・潜在的ＢＭＤ 、 ２−
成長したＢＭＤ、３・・・低濃度エピタキシャル層、
４・・・Ｐウェル層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (2)
- （１）高濃度層上に低濃度層を形成する半導体装置の製
造方法において、高濃度基板に低温でＢＭＤ（Ｂｕｌｋ
Ｍｉｃｒｏ Ｄｅｆｅｃｔ）をつくる第１の工程と、
その後前記温度より高い温度（中温）で前記ＢＭＤを成
長させる第２の工程とを具備したことを特徴とする半導
体装置の製造方法。 - （２）前記低温、中温の工程を経て更に高温で表面層の
ＢＭＤを除去する処理を講じたのち、前記高濃度基板上
の低濃度不純物層に素子形成工程を行なうことを特徴と
する特許請求の範囲第１項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33476987A JPH01173727A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33476987A JPH01173727A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173727A true JPH01173727A (ja) | 1989-07-10 |
Family
ID=18281026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33476987A Pending JPH01173727A (ja) | 1987-12-28 | 1987-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998025299A1 (fr) * | 1996-12-03 | 1998-06-11 | Sumitomo Metal Industries., Ltd. | Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur |
-
1987
- 1987-12-28 JP JP33476987A patent/JPH01173727A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998025299A1 (fr) * | 1996-12-03 | 1998-06-11 | Sumitomo Metal Industries., Ltd. | Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur |
| EP0954018A1 (en) * | 1996-12-03 | 1999-11-03 | Sumitomo Metal Industries Limited | Method for manufacturing semiconductor silicon epitaxial wafer and semiconductor device |
| US6277193B1 (en) | 1996-12-03 | 2001-08-21 | Sumitomo Metal Industries, Ltd. | Method for manufacturing semiconductor silicon epitaxial wafer and semiconductor device |
| KR100319413B1 (ko) * | 1996-12-03 | 2002-01-05 | 고지마 마타오 | 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법 |
| EP0954018A4 (en) * | 1996-12-03 | 2006-07-19 | Sumitomo Mitsubishi Silicon | METHOD FOR PRODUCING AN EPITACTIC WAFERS OF SEMICONDUCTIVE SILICON AND SEMICONDUCTOR ARRANGEMENT |
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