JP2008270592A - Soi基板の製造方法 - Google Patents

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Abstract

【課題】 裏面にゲッタリング層を有するSOI基板を、簡略な工程でかつ低コストで製造するための製造方法を提供する。
【解決手段】 少なくとも、単結晶シリコン基板のいずれか一方の主表面から酸素イオンを注入して酸素イオン注入層を形成した後、該単結晶シリコン基板に対して形成した酸素イオン注入層を埋め込み酸化膜層に変化させる酸化膜形成熱処理を行ってSOI基板を製造する方法において、前記酸化膜形成熱処理を行った後に、裏面に中性元素イオンを1×1012atoms/cm以上1×1015atoms/cm未満のドーズ量で注入してイオン注入ダメージ層を形成し、その後の熱処理で、金属不純物を前記イオン注入ダメージ層にゲッタリングさせることにより表面側の金属不純物濃度を減少させることができるようにすることを特徴とするSOI基板の製造方法。
【選択図】 なし

Description

本発明は、SIMOX(Separation by IMplanted OXygen)法によるSOI(Silicon On Insulator)基板の製造方法に関し、より詳しくは、ゲッタリング能力を有するSOI基板の製造方法に関する。
半導体素子用の基板の一つとして、絶縁膜である埋め込みシリコン酸化膜(以下BOX層と呼ぶ)の上にシリコン層(以下SOI層と呼ぶ)を形成したSOI基板がある。このSOI基板は、デバイス作製領域となるウェーハ表層部のSOI層が埋め込みシリコン酸化膜層(BOX層)により基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高いなどの特徴を有する。そのため、高速・低消費電力動作、ソフトエラー防止などの効果が期待され、高性能半導体素子用の基板として有望視されている。
このSOI基板を製造する代表的な方法として、ウェーハ貼り合わせ法やSIMOX法が挙げられる。ウェーハ貼り合わせ法は、例えば2枚の単結晶シリコン基板(シリコンウェーハ)のうちの一方の表面に熱酸化膜を形成した後、この形成した熱酸化膜を介して2枚のウェーハを密着させ、結合熱処理を施すことによって結合力を高め、その後に片方のウェーハを鏡面研磨等により薄膜化することによってSOI基板を製造する方法である。
一方、SIMOX法は、単結晶シリコン基板の内部に酸素をイオン注入し、その後に高温熱処理(酸化膜形成熱処理)を行って注入した酸素とシリコンとを反応させてBOX層を形成することによってSOI基板を製造する方法である。
具体的には、例えば、300〜500℃程度に熱せられた単結晶シリコン基板に対し、一方の表面から酸素イオンを注入する。イオン注入条件としては、一般的に150〜200keVの加速電圧とし、酸素イオンドーズ量を1〜2×1018/cm程度以上を注入する高ドーズとする方法と、それ以下の低ドーズとする方法に分けられる。更には、2〜4×1017/cm程度の酸素イオンを注入した後、1〜5×1015/cm程度のダメージ注入を行い、ITOX(Internal Thermal Oxidation)効果を助長させるMLD(Modified Low Dose)と呼ばれる方法もある。酸素イオンを注入した後は、例えば酸素を50%以下含む不活性ガス中で、高温の酸化膜形成熱処理(一般的には1300℃以上)を行うことにより、注入した酸素(酸素イオン注入層)を厚さが100〜200nm程度の酸化膜(BOX層)に変化させる。
このようなSIMOX法によるSOI基板の製造では、上記のウェーハ貼り合せ法と比較すると、製造工程が簡略であること、また2枚のウェーハを必要とせず1枚の単結晶シリコン基板から製造できるので基板代が低コスト化できること、が利点として考えられている。
しかしながら、このSIMOX基板においては、イオン注入によるBOX形成時において、BOX層とその直下のシリコン層の間に歪が生じ、そこが金属のトラップ源となってBOX層下のシリコン層の金属不純物、特に、高温の酸化膜形成熱処理中に熱処理炉内のSiC部材から主に導入されるNiの濃度が高くなる傾向がある。その場合には、BOX層の電気特性、とくに絶縁耐圧が劣化し、デバイス特性を劣化させるといった問題がある。
そこで、このようなBOX層下のシリコン層のNi濃度上昇を抑制するために、Niをはじめとした金属不純物を捕獲して半導体素子の活性層となる領域から除去する能力(ゲッタリング能力)を有するゲッタリング層を形成することが重要となる。
そのため、裏面にゲッタリング層としてのポリシリコン層を形成した基板を出発原料として使用する方法がある。しかし、この方法では基板の価格が高くなりコストメリットが減少すること、ポリシリコン層の膜厚均一性が悪い為にSOI基板の平坦度が悪くなること、が問題である。
また、イオン注入などで結晶欠陥を裏面に導入した基板を出発原料として使用した場合、高温の酸化膜形成熱処理において導入した結晶欠陥が回復し、ゲッタリング層として寄与しないことがある。
熱処理中に欠陥が回復しないようにするには、導入する結晶欠陥を多く、即ち、イオン注入の場合にはドーズ量を多くする必要がある。加えて、高温の酸化膜形成熱処理が酸化性雰囲気下で行なわれる場合には、表面、裏面共に厚い酸化膜が形成される為に、裏面の浅い部分に導入した結晶欠陥は酸化膜になってしまってゲッタリング層として寄与しないことがある。そこで、酸化膜形成後にも欠陥層を維持するには、酸化膜形成厚さよりも深く結晶欠陥を導入する必要がある。即ち、イオン注入の場合には、加速電圧を高くする必要がある。このような、ドーズ量が多く、加速電圧も高いイオン注入を実施することは、簡略な工程で低コストであるような製造方法とはならない。
その他、SIMOX法のゲッタリング方法としては、部分SIMOX基板において、高温熱処理を行った後、基板裏面にレーザ照射もしくはイオン注入もしくはサンドブラストもしくは多結晶シリコン層堆積を行うことによって結晶欠陥もしくは結晶歪を導入する方法(例えば特許文献1参照)が提示されている。また、アルゴンイオンを注入することによってSOI層をアモルファス状態にすることによってSIMOX法によるSOI層の内部にゲッタリング領域を形成する方法(例えば特許文献2参照)が提示されている。
しかし、上記のような方法も、簡略な工程とはいえず、よって低コストである製造方法とはならなかった。
特開平5−82525 特開平10−214844
そこで、本発明は、このような問題に鑑みなされたもので、裏面にゲッタリング層を有するSIMOX法によるSOI基板を、簡略な工程でかつ低コストで製造するための製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、少なくとも、単結晶シリコン基板のいずれか一方の主表面から酸素イオンを注入して酸素イオン注入層を形成した後、該単結晶シリコン基板に対して形成した酸素イオン注入層を埋め込み酸化膜層に変化させる酸化膜形成熱処理を行ってSOI基板を製造する方法において、前記酸化膜形成熱処理を行った後に、裏面に中性元素イオンを1×1012atoms/cm以上1×1015atoms/cm未満のドーズ量で注入してイオン注入ダメージ層を形成し、その後の熱処理で、金属不純物を前記イオン注入ダメージ層にゲッタリングさせることにより表面側の金属不純物濃度を減少させることができるようにすることを特徴とするSOI基板の製造方法を提供する(請求項1)。
このように、中性元素イオンを注入することで、ドーズ量が低くても、基板表面の金属不純物濃度を減少させることが可能なゲッタリング能力を有するイオン注入ダメージ層を形成することができる。そしてドーズ量を低く抑えることができるため、製造工程を簡略化かつ低コストとすることができる。
また、本発明の製造方法では、前記酸化膜形成熱処理を、酸化性雰囲気で行い、その後裏面酸化膜を除去した後、前記イオン注入ダメージ層を形成する中性元素イオン注入を行うことが好ましい(請求項2)。
酸化性雰囲気で酸化膜形成熱処理を行うことによって、SOI基板の表面全体に保護膜を同工程で形成することができる。この保護膜は後工程で金属不純物の汚染からの表面側の保護に有用である。また裏面酸化膜を除去することによって、イオン注入ダメージ層を酸化膜中ではなくSOI基板に形成することが容易になる。
また、本発明の製造方法では、前記イオン注入する中性元素は、アルゴン、炭素、酸素、シリコンの少なくとも1種とすることが好ましい(請求項3)。
これらの元素を用いると、低いドーズ量でも金属不純物のゲッタリング能力が十分にあるイオン注入ダメージ層を形成することができる。
また、本発明の製造方法では、前記中性元素をイオン注入する際の加速電圧を、200keV以下とすることが好ましい(請求項4)。
これによって、イオン注入を低エネルギーとすることができるため、イオン注入の工程に用いる装置を簡略なものにすることができる。
このように、本発明では酸化膜形成熱処理を行った後に、裏面に中性元素イオンを1×1012atoms/cm以上1×1015atoms/cm未満のドーズ量で注入してイオン注入ダメージ層を形成するので、その後の熱処理で、金属不純物を前記イオン注入ダメージ層にゲッタリングさせることができ、表面側の金属不純物濃度を減少させることができる。これによって、表面の金属不純物の濃度が低いSIMOX法によるSOI基板を、簡略な工程でかつ低コストで製造することができる。
以下、本発明についてより具体的に説明する。
前述のように、高温熱処理後の裏面に結晶欠陥などを導入する方法としてイオン注入を採用した場合には、高いドーズ量(1×1015atoms/cm以上)のイオン注入が必要とされてきた。高いドーズ量であれば、確かに、強力なゲッタリング能力をSOI基板に付加することができるが、高いドーズ量が必要となると、長時間のイオン注入が必要となり、生産性が低くなるとともにコストが高くなるという欠点があり、これらを解決した製造方法の開発が待たれた。
そこで、本発明者らは、簡略な工程で、かつ低コストで金属不純物のゲッタリング能力が十分あるイオン注入ダメージ層を形成することができるイオン注入条件について鋭意検討を重ねた。
その結果、本発明者らは、イオン注入の際に、シリコン中で電気的に不活性である中性元素をイオン注入すると、ドーズ量が従来(1×1015atoms/cm以上)より低くても、金属不純物のゲッタリング能力が十分にあるイオン注入ダメージ層を形成することができることを見出した。
そして、この知見によって、金属不純物に対するゲッタリング能力を有するSIMOX法によるSOI基板を比較的安価に製造することを発想し、本発明を完成させた。
以下、本発明について実施の形態を説明するが、本発明はこれらに限定されるものではない。
まず、単結晶シリコン基板を準備し、前記シリコン基板のいずれか一方の主表面に酸素イオン注入を行って酸素注入層を形成する。酸素イオン注入条件は、一般的な条件とすることができる。具体的には、加速電圧を150〜200keVとし、酸素イオンドーズ量を1〜2×1018atoms/cm程度以上とすることができるし、それ以下の低ドーズ量とすることもできる。
酸素注入層を形成した後、高温の酸化膜形成熱処理を実施する。熱処理条件としては、一般的に行われている条件を採用できる。例えば酸素を50%以下含む不活性ガス中で、高温の酸化膜形成熱処理(一般的には1300℃以上)とすることができる。この時、Niなどの金属不純物は、この高温の酸化膜形成熱処理において導入され、熱処理の降温時にBOX層の直下のシリコン層にトラップされる。
そしてこの高温の酸化膜形成処理を行う際に、酸化性雰囲気で行うことが好ましい。
SOI基板の裏面に中性元素イオン注入を行う際に、表面側からの金属汚染が起こりうる。そのため、表面に保護膜を形成することが望まれるが、酸化膜形成処理を酸化性雰囲気で行うと、ウェーハ表面全体に酸化膜が形成されるので、これを保護膜として利用することができ、別工程を追加する必要がなく効率的である。酸化性雰囲気下の条件としては例えば酸素分圧が40%のアルゴン雰囲気とすることができる。
熱処理後のウェーハは表面、裏面共、200〜1000nm程度の酸化膜に覆われている。その裏面のみを、片側HFエッチングによって、酸化膜を除去することが好ましい。このように裏面の酸化膜を除去することにより、イオン注入によりダメージ層を形成する場合の障害とはならない。
表面側の酸化膜は、表面保護が目的であるために、可能な限り厚いことが好ましい。
その後、裏面に、ドーズ量を1×1012atoms/cm以上、1×1015atoms/cm未満とする中性元素イオン注入を行う。
ドーズ量が1×1012atoms/cmを下回ると十分なゲッタリング効果が得られないので、ドーズ量は1×1012atoms/cm以上とする。またドーズ量が1×1015atoms/cmを上回ると長時間のイオン注入が必要となるため生産性が低くなるとともにコストが高くなるので、ドーズ量は1×1015atoms/cm未満とする。
イオン注入する中性元素としては、アルゴンが好適であるが、炭素、酸素、シリコンでも同様の効果が得られる。
イオンの加速電圧は好ましくは200keV以下とする。加速電圧を高めるほどゲッタリング領域はよりバルク内部側に形成され、BOX層下にトラップされたNiなどの金属汚染物に近づく結果となるため、それをゲッタリングするには好都合ではあるが、もともと数100μm以上もの厚さを有するSOI基板の裏面にイオン注入しているので、注入エネルギーを高めることによるゲッタリング領域の移動(高々1μm程度)によるゲッタリング効果の向上はほとんどないため、それよりもむしろエネルギーロスによるコスト高を考慮し、加速電圧を200keV以下に抑制することが好適である。
その後、例えば1000℃以上で1〜10時間のゲッタリングを目的として熱処理を行う。この熱処理によってBOX層の直下のシリコン層にトラップされたNi等の重金属は拡散し、裏面に導入されたゲッタリング層に移動する。その後、表面の酸化膜を除去すると、表面の金属不純物濃度の低いSIMOX法によるSOI基板が得られる。
尚、このゲッタリングを目的とした熱処理工程は必ずしも必須な工程ではない。裏面にイオン注入ダメージ層を形成してあれば、デバイス工程における熱処理で、ゲッタリング効果を発揮できるからである。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1)
直径300mmの単結晶シリコン基板を準備した。次に、そのシリコン基板に、加速電圧190keV、ドーズ量2.3×1017atoms/cmの条件で、酸素をイオン注入して酸素イオン注入層を形成した。
その後、酸素分圧が40%のアルゴン雰囲気下にて、1320℃4時間の工程を含む酸化膜形成熱処理を実施した。熱処理後の表面、裏面の酸化膜厚さは675nmだった。片側HFエッチングにより裏面のみ酸化膜を除去した。表面側は675nmの酸化膜がそのまま保存された。
その後、裏面に、ドーズ量9.5×1014atoms/cm、加速電圧100keVの条件でアルゴンイオン注入を行った。その後、酸素分圧が1%のアルゴン雰囲気下で、1000℃4時間のゲッタリング熱処理を行った後、表面の酸化膜をHF洗浄で除去して、SOI基板を作製した。
次に、作製したSIMOX基板の表面のSOI層、BOX層、BOX層直下のシリコン層の1μmの深さまでのNi濃度をICP−MSにより測定した。
その結果、SOI基板表面のNi濃度は8×10atoms/cmであることがわかった。
(比較例1)
実施例1と同様、直径300mmの単結晶シリコン基板を準備した。次に、そのシリコン基板に、加速電圧190keV、ドーズ量2.3×1017atoms/cmの条件で、酸素をイオン注入して酸素イオン注入層を形成した。
その後、酸素分圧が40%のアルゴン雰囲気下にて、1320℃4時間の工程を含む酸化膜形成熱処理を実施した。熱処理後の表面、裏面の酸化膜厚さは675nmだった。
その後、裏面に中性元素イオンの注入を行わず、ゲッタリング熱処理も行うことなく、表裏両面の酸化膜をHF洗浄で除去して、SOI基板を作製した。このように作製したSOI基板のNi濃度を実施例1と同じ方法で評価した。
その結果、SOI基板表面のNi濃度は3×1011atoms/cmであることが分かった。
上記実施例1および比較例1の結果から、中性元素イオン注入を行い、前記イオン注入ダメージ層に金属不純物をゲッタリングさせることによって、SOI基板表面のNi濃度を大きく減少させることができた。
よって、従来まではダメージ層を形成するためのイオンのドーズ量は1×1015atoms/cm以上必要とされてきたが、本発明によれば、従来よりも低ドーズ量であっても基板表面の金属不純物の濃度を減少させるゲッタリング能力を有したイオン注入ダメージ層を作製することができる。よって、簡略な工程であっても金属不純物濃度の低減は可能である。
(実施例2)
上記実施例1において、裏面に注入するアルゴンイオンのドーズ量を5×1014atoms/cmとした以外は、実施例1と同じ条件でSOI基板を作製した。このように作製したSOI基板のNi濃度を実施例1と同じ方法で評価した。
その結果、SOI基板表面のNi濃度は1.2×1010atoms/cmであることが分かった。
この結果から、中性元素イオン注入量が低くてもSOI基板表面の金属不純物の濃度をかなり減少できることが分かった。
(実施例3)
上記実施例2において、裏面に注入する中性元素イオン種をシリコンイオンとした以外は、実施例2と同じ条件でSOI基板を作製した。このように作製したSOI基板のNi濃度を実施例1と同じ方法で評価した。
その結果、SOI基板表面のNi濃度は1.3×1010atoms/cmであることが分かった。
この結果から、注入する中性元素はアルゴンに限らず、シリコン等も使用しても同等の効果を得られることがわかった。
(実施例4)
上記実施例1において、裏面に注入するアルゴンイオンのドーズ量を1×1012atoms/cmとした以外は、実施例1と同じ条件でSOI基板を作製した。このように作製したSOI基板のNi濃度を実施例1と同じ方法で評価した。
その結果、SOI基板表面のNi濃度は8×1010atoms/cmであることが分かった。
この結果から、中性元素イオン注入量を低くしてもSOI基板表面の金属不純物の濃度を十分に減少できることが分かった。
以上に示したように、本発明の製造方法によれば、低ドーズ量で低エネルギーのアルゴンイオン注入という実現が容易なイオン注入であっても、金属不純物に対するゲッタリング能力を十分に持ったゲッタリング層を形成することができ、そのゲッタリング層に金属不純物をゲッタリングさせることによって、簡略な工程でかつ低コストであっても表面の金属不純物、特にNi濃度の低いSIMOX法によるSOI基板を製造することができる。
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

  1. 少なくとも、単結晶シリコン基板のいずれか一方の主表面から酸素イオンを注入して酸素イオン注入層を形成した後、該単結晶シリコン基板に対して形成した酸素イオン注入層を埋め込み酸化膜層に変化させる酸化膜形成熱処理を行ってSOI基板を製造する方法において、前記酸化膜形成熱処理を行った後に、裏面に中性元素イオンを1×1012atoms/cm以上1×1015atoms/cm未満のドーズ量で注入してイオン注入ダメージ層を形成し、その後の熱処理で、金属不純物を前記イオン注入ダメージ層にゲッタリングさせることにより表面側の金属不純物濃度を減少させることができるようにすることを特徴とするSOI基板の製造方法。
  2. 前記酸化膜形成熱処理を、酸化性雰囲気で行い、その後裏面酸化膜を除去した後、前記イオン注入ダメージ層を形成する中性元素イオン注入を行うことを特徴とする請求項1に記載のSOI基板の製造方法。
  3. 前記イオン注入する中性元素は、アルゴン、炭素、酸素、シリコンの少なくとも1種とすることを特徴とする請求項1または請求項2に記載のSOI基板の製造方法。
  4. 前記中性元素をイオン注入する際の加速電圧を、200keV以下とすることを特徴とする請求項1ないし請求項3のいずれか1項に記載のSOI基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130012008A1 (en) * 2010-03-26 2013-01-10 Bong-Gyun Ko Method of producing soi wafer
US9510946B2 (en) 2012-09-06 2016-12-06 Edwards Lifesciences Corporation Heart valve sealing devices
CN108962815B (zh) * 2018-07-17 2020-09-25 北京工业大学 一种soi材料的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582525A (ja) * 1991-09-19 1993-04-02 Nec Corp Simox基板及びその製造方法
JPH09186167A (ja) * 1995-12-27 1997-07-15 Nec Corp 半導体基板
JPH10214843A (ja) * 1997-01-30 1998-08-11 Sharp Corp 半導体基板の製造方法
JP2004111498A (ja) * 2002-09-17 2004-04-08 Sumitomo Mitsubishi Silicon Corp Simox基板およびその製造方法
JP2005175390A (ja) * 2003-12-15 2005-06-30 Sumitomo Mitsubishi Silicon Corp Simox基板及びその製造方法
JP2005173590A (ja) * 2003-12-10 2005-06-30 Samsung Electronics Co Ltd サブメモリを備えた移動通信端末機のディスプレイ装置
JP2005317805A (ja) * 2004-04-28 2005-11-10 Sharp Corp 薄型半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214844A (ja) 1997-01-31 1998-08-11 Sharp Corp 半導体基板の製造方法
JP4759948B2 (ja) * 2004-07-28 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582525A (ja) * 1991-09-19 1993-04-02 Nec Corp Simox基板及びその製造方法
JPH09186167A (ja) * 1995-12-27 1997-07-15 Nec Corp 半導体基板
JPH10214843A (ja) * 1997-01-30 1998-08-11 Sharp Corp 半導体基板の製造方法
JP2004111498A (ja) * 2002-09-17 2004-04-08 Sumitomo Mitsubishi Silicon Corp Simox基板およびその製造方法
JP2005173590A (ja) * 2003-12-10 2005-06-30 Samsung Electronics Co Ltd サブメモリを備えた移動通信端末機のディスプレイ装置
JP2005175390A (ja) * 2003-12-15 2005-06-30 Sumitomo Mitsubishi Silicon Corp Simox基板及びその製造方法
JP2005317805A (ja) * 2004-04-28 2005-11-10 Sharp Corp 薄型半導体装置の製造方法

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