JPS60171722A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体素子の製造方法に係シ、特に電力用半
導体素子の製造に供される半導体基板の加工に関する。
導体素子の製造に供される半導体基板の加工に関する。
半導体素子で第１主面と第２主面の双方から電極取出し
を行なう半導体基板で形成されるものに、例えば電力用
半導体素子がある。この半導体素子では、コレクタの飽
和抵抗を減少させるために半導体基板の裏面にコレクタ
と同じ導電型の高濃度不純物層を必要とする。このよう
な半導体素子の形成方法に次に挙ける二つの方法が知ら
れている。
を行なう半導体基板で形成されるものに、例えば電力用
半導体素子がある。この半導体素子では、コレクタの飽
和抵抗を減少させるために半導体基板の裏面にコレクタ
と同じ導電型の高濃度不純物層を必要とする。このよう
な半導体素子の形成方法に次に挙ける二つの方法が知ら
れている。
第１の方法はコレクタと同じ導電型の不純物によるデポ
ジションを施し、これに高温熱処理を施して不純物の拡
散層を形成したのち、ラッピングを施して片面の拡散層
を削υ取シ、ついでミラーラッピングによって表面を仕
上げる方法で、形成されるウェーハをワンサイドラツピ
ングウエノ１（０８Ｌ Ｗａｆｅｒ ）と称されている
。
ジションを施し、これに高温熱処理を施して不純物の拡
散層を形成したのち、ラッピングを施して片面の拡散層
を削υ取シ、ついでミラーラッピングによって表面を仕
上げる方法で、形成されるウェーハをワンサイドラツピ
ングウエノ１（０８Ｌ Ｗａｆｅｒ ）と称されている
。
叙上の方法には次に挙げる問題点がある。
（１）高温熱処理後に片面の拡散深さまでラッピングを
施したのち表面を仕上げるので、ラップ量は２００Ｐを
超え、原りエーハに板厚の大なるものを用意する必要が
あシ、材料の損失が大きく高価につく。
施したのち表面を仕上げるので、ラップ量は２００Ｐを
超え、原りエーハに板厚の大なるものを用意する必要が
あシ、材料の損失が大きく高価につく。
（１１）高温熱処理にはウェーハを重ね合わせて拡散層
を形成するが、このときウェーハが厚いために拡散炉中
に収容するウェーハの数が減少し効率が悪い。
を形成するが、このときウェーハが厚いために拡散炉中
に収容するウェーハの数が減少し効率が悪い。
次の第２の方法は同じ導電型の不純物を両面から１５／
１１１１程度高濃度にデポジションを施し、その後一方
の主面側の高濃度層を除去したのち、両露出主面に絶縁
被膜を形成後高温熱処理を施して他方の主面側に拡散層
を形成するものである。
１１１１程度高濃度にデポジションを施し、その後一方
の主面側の高濃度層を除去したのち、両露出主面に絶縁
被膜を形成後高温熱処理を施して他方の主面側に拡散層
を形成するものである。
狭止の方法には次に挙げる問題点がある。
中 一方の主面側の高濃度デポジション層をケミカルエ
ツチングで除去する場合、ウェーハ周辺の「ダレ」を生
じウェーハの平行度がそこなわれる。これは次の理由に
よる。すなわち、ケミカルエツチング量はミラエツチン
グ面にしようとする場合、２５〜３０μｍ厚のエツチン
グが必要で、この程度のエツチング量ではウェーハ主面
の周辺部は中央部に比べ約５μ−多くエツチングされる
からである。
ツチングで除去する場合、ウェーハ周辺の「ダレ」を生
じウェーハの平行度がそこなわれる。これは次の理由に
よる。すなわち、ケミカルエツチング量はミラエツチン
グ面にしようとする場合、２５〜３０μｍ厚のエツチン
グが必要で、この程度のエツチング量ではウェーハ主面
の周辺部は中央部に比べ約５μ−多くエツチングされる
からである。
（１１） 次に拡散を施さない側には完全な絶縁膜が必
要で、酸化シリコン膜、ポリシリコン膜、窒化膜等で保
護する必要があシ、工程が複雑になる。
要で、酸化シリコン膜、ポリシリコン膜、窒化膜等で保
護する必要があシ、工程が複雑になる。
（１１０さらに、上記絶縁膜で保護を行なっても完全で
なく、高温度デポジション層から反対側の面へのまわシ
こみによシ、低濃度面の一部に高濃度不純物が拡散され
完全な半導体基板が得られない。
なく、高温度デポジション層から反対側の面へのまわシ
こみによシ、低濃度面の一部に高濃度不純物が拡散され
完全な半導体基板が得られない。
この発明は上記従来技術の問題点に鑑み改良された半導
体素子の製造方法を提供する。
体素子の製造方法を提供する。
この発明は半導体素子の製造に供される半導体ウェーハ
でその一方の主面側にこの基板と同じ導電型の不純物拡
散層を有するものの製造方法であり、−導電型の半導体
ウェーハの両主面にこれと同導電型の不純物のデポジッ
ト層を形成し、その露出面に絶縁被膜を設けておいて一
方の主面側のデポジット層を除去し、ついで加熱を施し
て不純物拡散層を形成するものである。
でその一方の主面側にこの基板と同じ導電型の不純物拡
散層を有するものの製造方法であり、−導電型の半導体
ウェーハの両主面にこれと同導電型の不純物のデポジッ
ト層を形成し、その露出面に絶縁被膜を設けておいて一
方の主面側のデポジット層を除去し、ついで加熱を施し
て不純物拡散層を形成するものである。
次にこの発明の１実施例をＮＰＮ型パワトランジスタ用
の半導体素子の製造方法につき図面を参照して詳細に説
明する。
の半導体素子の製造方法につき図面を参照して詳細に説
明する。
まず、両主面が一＃１０００ラップ程度の仕上面をもつ
厚さ３０５μのＮ型半導体ウェーハ（１）を用意しく第
１図）、洗浄を施したのち、両主面から高濃度のＮ＋＋
純物をデポジションする。このデポジションの手段とし
て、例えばオキ７塩化リン（ＰＯＣＡ！ｓ ）をソース
源として酸化性雰囲気中で１２００℃、３時間の加熱を
施してＮ＋デポジション層（２ａ）、（２ｂ）がシート
抵抗値０．３〜０．５Ω／口でＮ＋拡拡散源１５μｍに
得られる（第２図）。
厚さ３０５μのＮ型半導体ウェーハ（１）を用意しく第
１図）、洗浄を施したのち、両主面から高濃度のＮ＋＋
純物をデポジションする。このデポジションの手段とし
て、例えばオキ７塩化リン（ＰＯＣＡ！ｓ ）をソース
源として酸化性雰囲気中で１２００℃、３時間の加熱を
施してＮ＋デポジション層（２ａ）、（２ｂ）がシート
抵抗値０．３〜０．５Ω／口でＮ＋拡拡散源１５μｍに
得られる（第２図）。
次に、１０００℃にて２時間スチームを流しつつ酸化を
施し、ウェーハの両主面を酸化シリコン膜（３ａ）、（
３ｂ）で被覆させる。この酸化シリコン膜はＮ＋デポジ
ション層（２ａ）’、（２ｂ）からのリン飛散を防止す
るために、例えば９０００±１０００＾の膜厚に形成す
る（第３図）。
施し、ウェーハの両主面を酸化シリコン膜（３ａ）、（
３ｂ）で被覆させる。この酸化シリコン膜はＮ＋デポジ
ション層（２ａ）’、（２ｂ）からのリン飛散を防止す
るために、例えば９０００±１０００＾の膜厚に形成す
る（第３図）。
次に、裏面の酸化シリコン膜（３ｂ） ？ワックス層０
１で被覆保護しておいて、弗酸で上面の酸化シリコンＪ
Ａ（３ａ）を溶除し、さらにケミカルエツチングで２０
μｍ深さエツチングして上面のデポジション層（２ａ）
で除去する。このエツチングは容量比が弗酸と硝酸と酢
酸で、１：３：２の組成比の混酸によって施すとよい。
１で被覆保護しておいて、弗酸で上面の酸化シリコンＪ
Ａ（３ａ）を溶除し、さらにケミカルエツチングで２０
μｍ深さエツチングして上面のデポジション層（２ａ）
で除去する。このエツチングは容量比が弗酸と硝酸と酢
酸で、１：３：２の組成比の混酸によって施すとよい。
その後にワックス層（ｔｌをトリクレンで除去する（第
４図）。
４図）。
次に、１０００’Ｃ，にて４時間スチームを流しつつ酸
化を施し、上記ケミカルエツチングで露出したウェーハ
の露出面を酸イ１シリコン膜（３ｃ）で被覆保護する（
第５図）。
化を施し、上記ケミカルエツチングで露出したウェーハ
の露出面を酸イ１シリコン膜（３ｃ）で被覆保護する（
第５図）。
次に、拡散用治具を用い、Ｎ＋デポジション層側を背中
合わせにスタックさせて加熱炉中に装入し、Ｎ＋ガス雰
囲気において１２７０℃で２７０時間加熱し、Ｎ＋デポ
ジション層（２ｂ）（第５図）を１９０μ？ｎの層厚の
拡散層（４）に形成する（第６図）。
合わせにスタックさせて加熱炉中に装入し、Ｎ＋ガス雰
囲気において１２７０℃で２７０時間加熱し、Ｎ＋デポ
ジション層（２ｂ）（第５図）を１９０μ？ｎの層厚の
拡散層（４）に形成する（第６図）。
次に上面に異常拡散されている層を除去することと、表
面仕上げを行なうことを目的として、サーフエイスゲ２
インダ、例えばデスコ製８ＵＲＦＡＣＥＧｒＬＩＮＤＥ
Ｒ＃６５０によシ、ついで０４０００番メツシュのダイ
ヤモンドホイルによって３０μｍ切削するつその後ケミ
カルエツチングによって５μｍ切削し上記切削で生じた
破砕層（図示省略）を除去し仕上げを施す（第７図）。
面仕上げを行なうことを目的として、サーフエイスゲ２
インダ、例えばデスコ製８ＵＲＦＡＣＥＧｒＬＩＮＤＥ
Ｒ＃６５０によシ、ついで０４０００番メツシュのダイ
ヤモンドホイルによって３０μｍ切削するつその後ケミ
カルエツチングによって５μｍ切削し上記切削で生じた
破砕層（図示省略）を除去し仕上げを施す（第７図）。
上記処理により第８図に例示するように深さ１μｍ以下
のグラインダによる凹凸部（至）、翰・・・が表面Ｋｆ
ｉるが、パワートランジスタの製造上には何ら問題にな
らない程度である。
のグラインダによる凹凸部（至）、翰・・・が表面Ｋｆ
ｉるが、パワートランジスタの製造上には何ら問題にな
らない程度である。
この発明には次に挙げる顕著な効果がある。
ｌａｌ ウェーハが従来は厚さ５００μｍの必要があっ
たが、３０５μｍでよく、材料費が顕著に節減された。
たが、３０５μｍでよく、材料費が顕著に節減された。
ｔｂｌ Ｎ＋拡散は高温長時間（１２７０℃、２７０Ｈ
ｒ）を要するので、ウェーッ・を多く収納しないと効率
が悪いが１本発明によれば従来の約１．６倍多く収納で
きるようになった。
ｒ）を要するので、ウェーッ・を多く収納しないと効率
が悪いが１本発明によれば従来の約１．６倍多く収納で
きるようになった。
（ｃ） 片面のみＮ＋拡散する場合の仕上面（上面）金
形成してからＮ＋拡散を行なう工程において、この高温
長時間加熱によって仕上面に異状拡散層を生ずる場合が
多い。この対策として減圧ＣＶＤ装置を用いて窒化膜、
ポリシリコン膜等の異状拡散防止膜を付けてきたが、こ
れは工程が複雑で効率が悪い。この発明は特別な防止膜
が不要で、一般に用いられている酸化シリコン膜でよい
。また、表面に発生した異状拡散層はグラインダで除去
するので問題にならない。
形成してからＮ＋拡散を行なう工程において、この高温
長時間加熱によって仕上面に異状拡散層を生ずる場合が
多い。この対策として減圧ＣＶＤ装置を用いて窒化膜、
ポリシリコン膜等の異状拡散防止膜を付けてきたが、こ
れは工程が複雑で効率が悪い。この発明は特別な防止膜
が不要で、一般に用いられている酸化シリコン膜でよい
。また、表面に発生した異状拡散層はグラインダで除去
するので問題にならない。
ｊｄ＋ 仕上面はグラインダラップと軽度のケミカルエ
ツチングとの組合せで形成するので、従来のようにミツ
ー面仕上げのだめの３０μｍにおよぶケミカルエツチン
グの必要はなく、ウェーハ周辺のブレによる厚さのバラ
ツキがない。また、最終仕上げは軽度のケミカルエツチ
ングによるもので、ミラーシップのように機械的仕上で
ないため破砕層の残る心配がない。
ツチングとの組合せで形成するので、従来のようにミツ
ー面仕上げのだめの３０μｍにおよぶケミカルエツチン
グの必要はなく、ウェーハ周辺のブレによる厚さのバラ
ツキがない。また、最終仕上げは軽度のケミカルエツチ
ングによるもので、ミラーシップのように機械的仕上で
ないため破砕層の残る心配がない。
第１図ないし第７図はこの発明の１実施例の半辱体素子
の製造方法を工程順に示すいずれも断面図、第８図は１
実施例の半導体素子の仕上面を示す上面図である。 １ 半導体基板 ２ａ、 Ｚｂ Ｎ÷デポジション層 ３ａ、 ３ｂ、 ３ｃ 酸化シリコン膜４ 拡散層 １０ ワックス層 ２０ 凹凸部 代理人 弁理士 井 上 −男 第 ６ 図 第 ７ 図 第 ８ 図
の製造方法を工程順に示すいずれも断面図、第８図は１
実施例の半導体素子の仕上面を示す上面図である。 １ 半導体基板 ２ａ、 Ｚｂ Ｎ÷デポジション層 ３ａ、 ３ｂ、 ３ｃ 酸化シリコン膜４ 拡散層 １０ ワックス層 ２０ 凹凸部 代理人 弁理士 井 上 −男 第 ６ 図 第 ７ 図 第 ８ 図
Claims (1)
- 半導体ウェーハの両主面の表層部にこのウェーハと同導
電型の高濃度不純物のデポジション層を形成する工程と
、前記半導体ウェーハの一方の主面側の高濃度不純物層
をケミカルエツチングによって取除き酸化シリコン膜を
被着する工程と、前記半導体ウェーハの他方の主面側の
高濃度不純物層を封じて非酸化性雰囲気中で熱処理を施
し不純物拡散層を形成する工程と、前記ケミカルエツチ
ングを施した主面にグラインダ切削を施し生じた破砕層
部をケミカルエツチングによシ研磨仕上げを施す工程を
含む半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2718784A JPS60171722A (ja) | 1984-02-17 | 1984-02-17 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2718784A JPS60171722A (ja) | 1984-02-17 | 1984-02-17 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171722A true JPS60171722A (ja) | 1985-09-05 |
Family
ID=12214070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2718784A Pending JPS60171722A (ja) | 1984-02-17 | 1984-02-17 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354710A (en) * | 1988-01-14 | 1994-10-11 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices using an adsorption enhancement layer |
| US5696034A (en) * | 1994-08-31 | 1997-12-09 | Shin-Etsu Handotai Co., Ltd. | Method for producing semiconductor substrate |
-
1984
- 1984-02-17 JP JP2718784A patent/JPS60171722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5354710A (en) * | 1988-01-14 | 1994-10-11 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices using an adsorption enhancement layer |
| US5696034A (en) * | 1994-08-31 | 1997-12-09 | Shin-Etsu Handotai Co., Ltd. | Method for producing semiconductor substrate |
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