CN103548132A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法。为了在半导体衬底的纵向沟槽栅型MOSFET区域(21)和控制横向平面栅型MOSFET区域（22）中分别形成器件，首先，在纵向沟槽栅型MOSFET区域(21)的半导体衬底上形成沟槽(33)。接着，沿着沟槽(33)的内壁形成第一栅极氧化膜(7ａ)。接着，在第一栅极氧化膜（7a）上利用多晶硅膜(6a)填充沟槽(33)。接着，在隔开器件的区域形成LOCOS氧化膜（11）。接着，在横向平面栅型MOSFET区域（22）的半导体衬底上形成第二栅极氧化膜(7b)。由此，能获得以下优点：即，能抑制步骤数量的增加，能使得输出级MOSFET的栅极阈值电压高于控制MOSFET的栅极阈值电压，不会降低LOCOS氧化膜（11）的厚度，且不会有异物残留在沟槽（33）中。

Description

半导体器件的制造方法
技术领域
本发明涉及制造例如纵向沟槽栅型功率IC等半导体器件的制造方法，该纵向沟槽栅型功率IC中，纵向沟槽栅型半导体器件和平面栅半导体器件形成在同一半导体衬底上。
背景技术
作为实现降低导通状态电阻和降低面积的半导体器件，提出有一种将MOS栅极（由金属－氧化膜－半导体形成的绝缘栅）区域形成在沟槽中的纵向半导体器件（下文中称为沟槽栅MOS半导体器件）。所谓纵向半导体器件是指，在形成有器件的半导体衬底上电流从前表面流向后表面或从后表面流向前表面的器件，即，电流沿半导体衬底的深度方向流动的器件。此外，作为能实现高可靠性、并能以低成本实现高耐破坏性的纵向沟槽栅型MOS半导体器件，提出有将纵向沟槽栅型MOS器件作为输出级半导体器件、并将用于控制和保护输出级半导体器件的控制半导体器件排列形成在同一半导体衬底上的半导体器件（下文中称为纵向沟槽栅型功率IC）。
图6中示出了纵向沟槽栅型功率IC的主要部分的截面结构的一个例子。图6是表示现有的纵向沟槽栅型功率IC的结构的截面图。该纵向沟槽栅型功率IC中，纵向沟槽栅型MOSFET(绝缘栅场效应晶体管)区域21和横向平面栅型n沟道MOSFET区域22ａ形成在同一半导体衬底上。纵向沟槽栅型MOSFET区域21是输出级半导体器件即纵向沟槽栅型ＭＯＳ半导体器件的活性区域。横向平面栅型n沟道MOSFET区域22ａ是形成有横向平面栅型n沟道MOS半导体器件即控制半导体器件的击穿电压较低的区域。接合终端区域23形成在包围纵向沟槽栅型MOSFET区域21和横向平面栅型n沟道MOSFET区域22ａ的外周部。接合终端区域23包括对容易导致在低电压下发生击穿的电场集中进行缓和的场板（金属引线12ｆ和多晶硅引线6ｃ）。
在纵向沟槽栅型功率ＩＣ中，需要存在如下关系：使得作为输出级半导体器件而形成在纵向沟槽栅型MOSFET区域21中的MOSFET(下文中称为输出级MOSFET)的栅极阈值电压、要高于作为控制半导体器件而形成在横向平面栅型n沟道MOSFET区域22ａ中的MOSFET(下文中称为控制MOSFET)的栅极阈值电压。其原因在于，能使控制MOSFET的保护功能相对于输出级MOSFET有效。利用图7的电路框图中所示的纵向沟槽栅型功率IC101来说明输出级MOSFET的栅极阈值电压与控制MOSFET的栅极阈值电压之间的上述关系的必要性。
图7是表示纵向沟槽栅型功率IC的结构的电路框图。纵向沟槽栅型功率IC101是由输出级MOSFET102和控制电路单元103构成的。控制电路单元103包括下拉MOSFET（控制MOSFET）107和下拉MOSFET107的驱动电路108。通常而言，驱动电路108是由具有与下拉MOSFET107相同特性的MOSFET构成的。而且，在该结构中，由于输出级MOSFET102的栅极输入端子104与控制电路单元103的电源端子是共用的，因而控制电路单元103将来自栅极输入端子104的输入作为电源电压来进行动作。
控制电路单元103的典型功能包括保护输出级MOSFET102的功能。即，在检测到输出级MOSFET102处于异常情况下，例如过热的情况或过电流的情况下，控制电路单元103具有以下功能：即，通过使下拉MOSFET107成为导通状态，来将输出级MOSFET102的栅极电压降低到接地电压，从而断开输出级MOSFET102的输出电流以保护器件不被损坏。在图7的电路框图中，标号105是漏极端子，标号106是源极端子。
输出级MOSFET102的栅极阈值电压要高于控制MOSFET（下拉MOSFET107）的栅极阈值电压这一关系能有效地解决以下问题。下文中，对这点进行说明。图7所示的电路框图中的电路具有以下结构：在栅极输入电压降低到下拉MOSFET107的栅极阈值电压以下时，下拉MOSFET107停止动作。因此，将输出级MOSFET102的栅极固定（下拉）到接地电压，无法再断开电流。
此外，由于驱动电路108是由与下拉MOSFET107具有相同特性的MOSFET构成的，因此，驱动电路108会以与下拉MOSFET107相同的方式停止动作，并不再具有断开流向输出级MOSFET102的电流的功能。因此，在控制电路单元103的保护功能失效时，栅极输入电压被施加到输出级MOSFET102的栅极。此时，若输出级MOSFET102的栅极阈值电压低于栅极输入电压，则输出级MOSFET102会被维持在导通状态。若在这些条件下纵向沟槽栅型功率ＩＣ成为异常状态，则保护功能不发挥作用，因而器件被损坏的可能性升高。
另一方面，假设输出级MOSFE102的栅极阈值电压高于控制MOSFET的栅极阈值电压这一关系成立，则即使输入到控制MOSFET的栅极输入电压下降到保护功能失效的大小，输入到输出级MOSFET102的栅极输入电压也会同时下降到输出级MOSFET102的栅极阈值电压以下。其结果是，由于输出级MOSFET102维持在导通状态，且输出级MOSFET102的输出电流被断开，因而能避免由异常的输出电流而导致的器件损坏。
接下来，对采用CMOS（互补金属氧化物半导体）作为控制MOSFET时发生的问题进行描述。采用CMOS作为MOSFET有助于提高控制电路单元103的性能，例如减低电流消耗。在利用CMOS来构成控制电路单元103时的驱动电路108的最小动作电源电压高于仅采用横向n沟道MOSFET的电路结构作为控制电路单元103时的驱动电路108的最小动作电源电压。
但是，若采用CMOS作为控制MOSFET，则会发生以下问题。如上所述，在栅极输入电压下降到控制MOSFET的栅极阈值电压以下时，需要使纵向沟槽栅型功率IC101具有以下功能：即，防止驱动电路108先于输出级MOSFET102停止动作。在采用CMOS作为控制MOSFET时，将横向n沟道MOSFET和横向p沟道MOSFET作为控制MOSFET。因此，除了横向n沟道MOSFET的栅极阈值电压之外，还需要使横向p沟道MOSFET的栅极阈值电压（绝对值）也下降到输出级MOSFET102的栅极阈值电压以下。
已知有通过调整芯片加工工序，来实现上述的纵向沟槽栅型功率IC中的输出级MOSFET的栅极阈值电压与控制MOSFET（CMOS）的栅极阈值电压之间的所期望的关系的以下两种方式。
第一种方式如下，在控制MOSFET的栅极电压的下层，以比阱区域要低的浓度来形成与阱区域具有相反的导电类型的扩散层，从而降低控制MOSFET的栅极阈值电压。但是，在第一方法中，需要追加对低剂量的、与阱区域具有相反导电类型的掺杂物进行离子注入的步骤，以在控制MOSFET的栅极电极的下层，形成与阱区域具有相反导电类型的扩散层。即，需要增加用于对控制MOSFET的栅极阈值电压进行调整的离子注入步骤。
根据第一方式，由于控制MOSFET沟道形成区域的表面浓度降低，能容易地在较低的栅极电压下形成控制MOSFET沟道，因此，能降低控制MOSFET的栅极阈值电压。其结果是，通过选择适当的离子注入条件以将控制MOSFET的栅极阈值电压降低到输出级MOSFET的栅极阈值电压以下，从而能实现上述的输出级MOSFET与控制MOSFET的栅极阈值电压之间所期望得到的关系。但是，在第一方法中，需要对构成CMOS的横向n沟道MOSFET和横向p沟道MOSFET分别选择性地实施上述的栅极阈值电压调整用的离子注入。因此，会导致步骤数量增多且成本上升。
第二方法如下：通过将控制MOSFET的第二栅极氧化膜形成得比输出级MOSFET的第一栅极氧化膜要薄，以使得能容易地在更低的电压下形成控制MOSFET沟道，从而降低控制MOSFET的栅极阈值电压。根据第二方法，仅通过执行将控制MOSFET的第二栅极氧化膜形成得较薄这一个步骤，就能同时减低横向n沟道MOSFET和横向p沟道MOSFET各自的栅极阈值电压。就这点而言，相比第一方法，更优选第二方法。
如上所述，在采用CMOS作为控制电路单元的纵向沟槽栅型功率ＩＣ中，为了使输出级MOSFET与控制MOSFET的栅极阈值电压之间所期望得到的关系成立，即，使输出级MOSFET的栅极阈值电压高于控制MOSFET的栅极阈值电压这一关系成立，优选采用第二方式。
对于上述纵向沟槽栅型功率IC的制造方法，提出有以下方法。首先，在半导体衬底的前表面上形成由LOCOS氧化膜（选择氧化膜）构成的分离区域。接着，形成沟槽，并依次进行多晶硅膜形成及多晶硅膜的背部蚀刻以形成输出级MOSFET沟槽栅结构。接着，将构成CMOS的横向n沟道MOSFET和横向p沟道MOSFET的阱区域形成在半导体衬底的前表面，之后，通过依次进行热氧化和多晶硅膜形成，来形成控制MOSFET的CMOS栅极结构（例如参照下述专利文献1，2）。
对于上述的纵向沟槽栅型功率ＩＣ的制造方法，还提出有以下方法：即，在半导体衬底上形成沟槽之后，沿着沟槽的内壁形成氧化膜，利用覆盖沟槽的抗蚀剂作为掩膜来将CMOS区域上的氧化膜除去（例如参照下述专利文献3）。
现有技术文献
专利文献
专利文献1：特开2009-099955(图2A到图2N,段落[0024]到段落[0031])
专利文献2：特开2007-165797(图5到图10)
专利文献3：特开：2004-253470（段落[0021]，图5和6）5and6)
发明内容
技术问题
但是，在制造例如纵向沟槽栅型功率IC那样的具有多个半导体器件的半导体器件时，利用第二方法在制造工序中实现纵向沟槽栅型功率IC的输出级MOSFET与控制MOSFET的栅极阈值电压之间所期望得到的关系，因而会形成用于器件分离的LOSCOS氧化膜（选择氧化膜），并会发生以下问题。尽管LOCOS氧化膜的厚度在栅极氧化膜形成步骤之后也只会有稍许增加，但是LOCOS氧化膜具有LOCOS氧化膜的蚀刻速度大致与栅极氧化膜的蚀刻速度相同的性质。因此，LOCOS氧化膜的厚度会随着重复栅极氧化膜形成和图案蚀刻而逐次减少。
LOCOS厚度的减少会导致器件间的寄生电场MOSFET的栅极阈值电压下降。其结果是，由于配置在LOCOS氧化膜上的金属电极膜和多晶硅引线的电位，因而易于在器件分离区域的LOCOS氧化膜下形成反型层，由此导致例如器件间分离能力下降等的不良影响。此外，由于形成于控制横向平面栅型MOSFET区域的LOCOS氧化膜还具有缓和电场集中并维持击穿电压的功能，因此，存在击穿电压随着LOCOS氧化膜厚度减小而下降的问题。其结果是，考虑LOCOS氧化膜的厚度减小，需要预先将器件分离区域上的LOCOS氧化膜的厚度形成得比所需厚度要厚。但是，出于生产量和成本来考虑，并不希望采取上述措施。
此外，上述第二方法中存在以下工序上的问题。在制造步骤中，在仅部分去除形成在半导体衬底的整个前表面上的栅极氧化膜的控制MOSFET部分的步骤中，在沟槽开口的状态下（内部未埋入有任何东西的状态），利用抗蚀剂来覆盖沟槽的内壁上的栅极氧化膜，并执行将该抗蚀剂作为掩膜来去除形成在半导体衬底的前表面上的栅极氧化膜的光刻步骤。因而，抗蚀剂会进入狭窄、较深的沟槽，因此，会发生难以对进入沟槽的底部的抗蚀剂进行曝光以将其除去的问题。随着加工精度升高，沟槽会变得越来越窄，因而上述问题会越发显著。此外，难以在后续进行的清洗步骤中完全清洗沟槽的内部，并会担忧沟槽栅的可靠性会因异物等的粘附而下降。
为了解决上述的现有技术中存在的问题，本发明的目的在于提供一种半导体器件的制造方法，其能抑制步骤数量的增加，并能满足使得输出级MOS半导体器件的栅极阈值电压高于控制MOS半导体器件的栅极阈值电压这一关系，且不会减小器件分离区域中的LOCOS氧化膜的厚度。此外，为了解决上述现有技术中的问题，本发明的目的还在于提供一种半导体器件的制造方法，以满足上述栅极阈值电压的关系，并去除残留在沟槽中的异物。
为了解决上述问题并实现本发明的目的，根据本发明的半导体器件的制造方法所制造出的半导体器件具有第一导电型的第1半导体区域、第二导电型半导体区域、第一导电型的第2半导体区域、沟槽、第一栅极氧化膜、及栅极电极，所述第一导电型的第1半导体区域形成在第一导电型半导体衬底的第一主面侧，所述第二导电型半导体区域选择性地形成在所述第一导电型半导体衬底的第二主面侧的表面层上，所述第一导电型的第2半导体区域选择性地形成在所述第二导电型半导体区域的表面层上，所述沟槽从所述第二导电型半导体区域的表面起贯通所述第二导电型半导体区域和所述第一导电型的第2半导体区域并到达所述第一导电型半导体衬底，所述第一栅极氧化膜沿着所述沟槽的内壁而形成，所述栅极电极形成在所述沟槽内部的所述第一栅极氧化膜上。此外，所述半导体器件还具有器件分离部，该器件分离部选择性地形成在所述第一导电型半导体衬底的第二主面侧的表面上，具有比所述第一栅极氧化膜的厚度要厚的选择氧化膜。此外，所述半导体器件还包括控制半导体器件，该控制半导体器件部控制所述主半导体器件部，具有第二导电型阱扩散区域、控制栅极电极、第一导电型控制源区、及第一导电型控制漏区，所述第二导电型阱扩散区域形成在所述第一导电型半导体衬底的第二主面侧的、利用所述器件分离部而与所述主半导体器件部分开的部分的表面层，所述控制栅极电极形成在所述第二导电型阱扩散区域的表面的第二栅极氧化膜上，所述第一导电型控制源区选择性地形成在所述第二导电型阱扩散区域的表面层上，所述第一导电型控制漏区隔着所述第二导电型阱扩散区域的、与所述控制栅极电极相对的部分，形成在所述第二导电型阱扩散区域的表面层上的、远离所述第一导电型控制源区的位置。上述半导体器件的制造方法具有以下特征。首先执行沟槽形成步骤，该沟槽形成步骤将所述沟槽形成在所述第一导电型半导体衬底的第二主面上。接着，执行第一栅极氧化膜形成步骤，该第一栅极氧化膜形成步骤沿着所述沟槽的内壁来形成所述第一栅极氧化膜。接着，执行栅极电极形成步骤，该栅极电极形成步骤将所述栅极电极形成在所述沟槽内部的所述第一栅极氧化膜上。接着，执行选择氧化膜形成步骤，该选择氧化膜形成步骤选择性地将所述选择氧化膜形成在所述第一导电型半导体衬底的第二主面上。接着，执行第二栅极氧化膜形成步骤，该第二栅极氧化膜形成步骤在所述第一导电型半导体衬底的第二主面上形成厚度比所述第一栅极氧化膜要薄的所述第二栅极氧化膜。然后，执行控制栅极电极形成步骤，该控制栅极电极形成步骤将所述控制栅极电极形成在所述第二栅极氧化膜上。所述选择氧化膜形成步骤在所述沟槽形成步骤之后执行。
本发明的半导体器件的制造方法中，优选所述选择氧化膜形成步骤在所述栅极电极形成步骤之后执行。
本发明的半导体器件的制造方法中，优选按照所述沟槽形成步骤、所述第一栅极氧化膜形成步骤、所述栅极电极形成步骤、所述选择氧化膜形成步骤、所述第二栅极氧化膜形成步骤、及所述控制栅极电极形成步骤的顺序来执行各步骤。
本发明的半导体器件的制造方法中，优选为选择氧化膜是ＬＯＣＯＳ氧化膜。
本发明的半导体器件的制造方法中，也可在所述栅极电极形成步骤中，通过将多晶硅填充到所述沟槽中来形成所述栅极电极，在所述控制栅极电极形成步骤中，通过在所述第二栅极氧化膜上沉积多晶硅来形成所述控制栅极电极，所述栅极电极形成步骤与所述控制栅极电极形成步骤是同一步骤。
本发明的半导体器件的制造方法中，优选在所述主半导体器件部中具有纵向或横向沟槽栅型的绝缘栅极场效应晶体管。
本发明的半导体器件的制造方法中，也可在所述主半导体器件部中具有纵向或横向沟槽栅型的绝缘栅双极晶体管。
本发明的半导体器件的制造方法中，也可为所述控制半导体器件部中具有横向平面栅型的绝缘栅场效应晶体管或横向沟槽栅型的绝缘栅场效应晶体管。
根据本发明，通过将对形成于主半导体器件部的MOS半导体器件(输出级MOS半导体器件)的第一栅极氧化膜进行形成的步骤、与对形成于主半导体器件部的MOS半导体器件(控制MOS半导体器件)的第二栅极氧化膜进行形成的步骤作为独立的步骤来执行，从而能独立地设置第一栅极氧化膜的厚度和第二栅极氧化膜的厚度，并能独立地设置各器件的阈值电压。由此，如已知那样，能使得输出级MOS半导体器件的栅极阈值电压高于控制MOS半导体器件的栅极阈值电压，并抑制步骤数量的增多，而不执行调整控制MOＳ半导体器件栅极阈值电压的离子注入步骤。
此外，根据本发明，能通过在形成沟槽的步骤之后执行形成选择氧化膜的步骤，来防止用于形成沟槽的蚀刻而导致选择氧化膜的厚度减小。其结果是，能防止以下问题，例如因选择氧化膜太薄而导致器件间的寄生电场MOSFET的栅极阈值电压下降或导致器件击穿电压下降。此外，根据本发明，通过在执行形成栅极电极的步骤之后再执行形成选择氧化膜的步骤，从而能避免在沟槽中未埋入有任何材料的状态下来执行光刻步骤，因而能获得不会有抗蚀剂进入沟槽的生产步骤。
本发明的有益效果
根据本发明的半导体器件的制造方法，其优点在于，能抑制步骤数量的增加，能满足使得输出级MOS半导体器件的栅极阈值电压高于控制MOS半导体器件的栅极阈值电压这一关系，且不会减小器件分离区域中的LOCOS氧化膜的厚度。此外，根据本发明的半导体器件的制造方法，其优点在于，在执行形成填充到沟槽中的多晶硅膜的步骤之后，再执行形成选择氧化膜的步骤，从而能满足上述栅极阈值电压的关系，并去除残留在沟槽中的异物。
附图说明
图1是表示利用本发明的实施方式3的半导体器件的制造方法所制造出的纵向沟槽栅型功率IC的主要部分的截面图。
图2是表示图1的纵向沟槽栅型功率IC的制造步骤流程的（第一）截面图。
图3是表示图1的纵向沟槽栅型功率IC的制造步骤流程的（第二）截面图。
图4是表示图1的纵向沟槽栅型功率IC的制造步骤流程的（第三）截面图。
图5是表示图1的纵向沟槽栅型功率IC的制造步骤流程的（第四）截面图。
图6是表示现有的纵向沟槽栅型功率IC的结构的截面图。
图7是表示纵向沟槽栅型功率IC的结构的电路框图。
图8是表示图12的纵向沟槽栅型功率IC的制造步骤流程的（第三）截面图。
图9是表示利用本发明的实施方式3的半导体器件的制造方法所制造出的另一纵向沟槽栅型功率IC的示例的主要部分的截面图。
图10-1是表示图12的纵向沟槽栅型功率IC的制造步骤流程的（第一）截面图。
图10-2是表示图12的纵向沟槽栅型功率IC的制造步骤流程的（第二）截面图。
图11-1是表示图13的纵向沟槽栅型功率IC的制造步骤流程的（第一）截面图。
图11-2是表示图13的纵向沟槽栅型功率IC的制造步骤流程的（第二）截面图。
图12是表示利用本发明的实施方式1的半导体器件的制造方法所制造出的纵向沟槽栅型功率IC的主要部分的截面图。
图13是表示利用本发明的实施方式2的半导体器件的制造方法所制造出的纵向沟槽栅型功率IC的主要部分的截面图。
附图标记
[0084]1  漏极电极膜
2    n＋半导体衬底或n＋外延半导体层
3    n－外延半导体层
4         p－阱区域
5         p沟道扩散区域
6         栅极电极
6a,6b     多晶硅膜
6c        多晶硅引线
7a        第一栅极氧化膜
7b        第二栅极氧化膜
8         p＋区域（p＋源极区域或p＋漏极区域）
9         n＋区域（n＋源极区域或n＋漏极区域）
10        p＋接触区域
11        LOCOS氧化膜
12a～12d  电极膜（漏极电极膜、源极电极膜）
12e       源极电极膜
12f       金属引线
13,14     源极电极膜或漏极电极膜
18        层间介电膜
19        n－偏置漏极区域
21        纵向沟槽栅型MOSFET区域
22        横向平面栅型MOSFET区域
22a       横向平面栅n沟道MOSFET区域
22b       横向平面栅p沟道MOSFET区域
23        接合终端区域
31        掩膜氧化膜
32        抗蚀剂
33        沟槽
34        缓冲氧化膜
35        氮化硅膜
36        n－扩散区域
37        p－扩散区域
41        p＋半导体层
101       纵向沟槽栅型功率IC
102   输出级MOSFET
103   控制电路单元
104   栅极输入端子
105   漏极端子
106   源极端子
107   下拉MOSFET
108   驱动电路
具体实施方式
在下文中，参考附图，给出根据本发明的半导体器件的制造方法的优选实施方式的详细描述。本发明只要在不脱离其主旨的范围内，并不限于下述具体的实施方式。在本说明书和附图中，n或p作前缀的层或区域意味着电子或空穴分别是多数载流子。同样，n或p所附的+或–意味着存在比未附有+或–的层或区域高或低的杂质浓度。在下面对实施方式和附图的描述中，相同的附图标记被赋予给相同构造，并省去重复的描述。
实施方式1
参照附图7和附图12，来说明利用本发明的实施方式1的半导体器件的制造方法所制作（制造）出的纵向沟槽栅型功率IC的结构。图12是表示利用本发明的实施方式1的半导体器件的制造方法所制造出的纵向沟槽栅型功率IC的主要部分的截面图。如图7所示，利用本发明的实施方式1的半导体器件的制造方法所制造出的纵向沟槽栅型功率IC101是由输出级MOSFET（输出级MOS型半导体器件）102和控制电路单元103构成的。控制电路单元103包括下拉MOSFET（控制MOS型半导体器件）107和下拉MOSFET107的驱动电路108。
下拉MOSFET107控制并保护输出级MOSFET102。输出级MOSFET102与下拉MOSFET107设于同一半导体衬底上。例如，作为半导体衬底，能使用在n+半导体衬底2上生长杂质浓度低于n+半导体衬底的n－外延半导体层3而形成的硅衬底。在该类型的硅衬底上形成纵向沟槽栅型MOSFET区域（主半导体器件部分）21、横向平面栅型MOSFET区域（控制半导体器件部分）22、及接合终端区域23。
将纵向沟槽栅型MOSFET作为输出级MOSFET102而形成在纵向沟槽栅型MOSFET区域21。具体而言，在硅衬底的n－外延半导体层3侧（下文中成为前表面）的表面层上选择性地设置有p沟道扩散区域（第二导电型半导体区域）5。从硅衬底的前表面起比p沟道扩散区域5更深的位置上设置有沟槽，以与p沟道扩散区域5的侧面相接触。沿着沟槽的内壁设置第一栅极氧化膜7ａ。在沟槽内部的第一栅极氧化膜7ａ上形成有多晶硅膜6a。多晶硅膜6a形成纵向沟槽栅型MOSFET的栅极电极6。
以与沟槽的侧壁相接的方式在p沟道扩散区域5的内部选择性地设置形成n+源极区域(第一导电型的第二半导体区域)的n+区域9。即，设置有栅极电极6的沟槽贯通p沟道扩散区域5和n+区域9而到达n－外延半导体层3。此外，p+接触区域10以与n+区域9相接触的方式选择性地设置在p沟道扩散区域5内部。源极电极膜12ｅ与设置在p沟道扩散区域5内部的n+区域9和p+接触区域10相接触，来形成输出级MOSFET102的源极端子。源极电极膜12ｅ通过层间介电膜18与栅电极6电绝缘。
在横向平面栅型MOSFET区域22上形成有高击穿电压横向平面栅型MOSFET作为下拉MOSFET107。具体而言，在横向平面栅型MOSFET区域22上形成有p－阱区域4、n－偏置漏极区域19、形成n+漏极区域的n+区域9、形成n+源极区域的n+区域9、及p+接触区域10。
形成漏极电极膜和源极电极膜的电极膜13、14分别与形成n＋漏极区域的n+区域9和形成n＋源极区域的n＋区域9相接触，并形成漏极端子和源极端子。具体而言，在多晶硅衬底的n－外延半导体层3侧（前表面）的表面层上设置有p－阱区域4。n－偏置漏极区域19设置在p－阱区域4的内部。
形成n＋漏极区域的n＋区域9设置在n－偏置漏极区域19的内部，与形成漏极电极膜的电极膜13相接触。形成n＋源极区域的n＋区域9和p＋接触区域10设置在p－阱区域4的内部，与形成源极电极膜的电极膜14相接触。形成n＋源极区域的n＋区域9与p＋接触区域10彼此相接触。对于在第二栅极氧化膜7b上由多晶硅膜6ｂ形成的栅极电极6，将其设置在p－阱区域4的、由形成n＋源极区域的n＋区域9和n－偏置漏极区域19夹住的部分的表面。例如使第二栅极氧化膜7b的厚度小于第一栅极氧化膜7a的厚度。
利用层间介电膜18来使电极膜13、14、及栅极电极6彼此绝缘。在纵向沟槽栅型MOSFET区域21与横向平面栅型MOSFET区域22之间形成有LOCOS氧化膜11作为器件分离区域。LOCOS氧化膜11还形成在与另一个未图示的横向MOSFET间的器件分离区域。接合终端区域23包括由器件分离区域的LOCOS氧化膜11上的金属引线12f和多晶硅引线6c形成的场板结构。
接合终端区域23包围纵向沟槽栅型MOSFET区域21和横向平面栅型MOSFET区域22。场板（金属引线12f和多晶硅引线6c）设置在接合终端区域23的硅衬底的前表面上所形成的LOCOS氧化膜11上。在构成纵向沟槽栅型MOSFET的漏极区域（第一导电型的第1半导体区域）的n＋半导体衬底2的表面（硅衬底的后表面）上，设置横跨纵向沟槽栅型MOSFET区域21、横向平面栅型MOSFET区域22、接合终端区域23的漏极电极膜1，以形成输出级MOSFET102的漏极端子。
接下来，详细说明本发明的实施方式1的半导体器件的制造方法。图8、10-1、10-2是表示图12的纵向沟槽栅型功率IC的制造步骤流程的截面图。首先，在横向平面栅型MOSFET区域22的多晶硅衬底的n－外延半导体层3侧（前表面）的表面层上，形成有n－扩散区域36、p－扩散区域37等形成横向平面栅型MOSFET所必需的区域（图10-1(a)）。n－扩散区域36是成为n－偏置区域漏极区域19的区域。p－扩散区域37是成为p－阱区域4的区域。
接着，将离子注入到纵向沟槽栅型MOSFET区域21，以形成p沟道扩散区域5（图10-1(b)）。一般而言，在该离子注入中，例如注入剂量为0.5×1013cm-2～3×1013cm-2的硼。接着，利用热氧化法来形成掩膜氧化膜31，以形成沟槽形成掩膜（图10-1(c)）。一般而言，例如在1000～1100℃的温度下，利用加热氧化法来形成厚度为0.4μm～0.6μm的热氧化膜。在形成掩膜氧化膜31时，为了形成p沟道扩散区域5而利用离子注入来导入到硅衬底中的杂质会进行热扩散。
接着，在掩膜氧化膜31的表面形成抗蚀剂32，该抗蚀剂32在要形成沟槽的位置被开口。接着，将抗蚀剂32作为掩膜来进行蚀刻，选择性地去除要形成沟槽的位置上的掩膜氧化膜31（图10-1（d））。接着，在去除抗蚀剂32之后，以掩膜氧化膜31作为掩膜来蚀刻硅衬底，在n－外延半导体层3中形成深度不会到达n＋半导体衬底2的沟槽33（图10-2(e)）。接着，通过蚀刻来去除掩膜氧化膜31，并露出硅衬底的前表面（n－外延半导体层3的表面）（图10-2（f））。
接着，在硅衬底所露出的表面（包括沟槽33的内壁）上依次形成缓冲氧化膜和氮化硅膜。具体而言，LOCOS氧化膜11的形成方法如下：利用800～900℃左右的低温的热处理来形成厚度为250～
Figure BDA0000416866350000141
的缓冲氧化膜，并利用CVD(化学气相沉积法)在缓冲氧化膜上形成厚度为1000～
Figure BDA0000416866350000142
的氮化硅膜。接着，在光刻步骤中，将要在器件分离区域上形成LOCOS氧化膜11的位置上的缓冲氧化膜和氮化硅膜去除，来形成在要形成LOCOS氧化膜11的区域开口的掩膜38。
接着，执行热氧化，在掩膜38的开口部（去除缓冲氧化膜和氮化硅膜后的部分）中露出的硅衬底表面上形成LOCOS氧化膜11(图10-2（g）)。其结果是，通过去除整个掩膜38（缓冲氧化膜和氮化硅膜）来形成LOCOS氧化膜11（图8(a)）。由去除氮化硅膜和缓冲氧化膜所造成的LOCOS氧化膜11的厚度减小量小到不会引起LOCOS氧化膜11的器件分离功能发生下降。
一般而言，在利用热氧化法来形成包含LOCOS氧化膜11的氧化膜时，例如在1000～1100℃的温度下，利用加热氧化来形成0.6μm～0.8μm左右的厚度的氧化膜。在形成氧化膜时，用于形成p沟道扩散区域5而利用离子注入来导入到硅衬底中的杂质会进一步进行热扩散，并在纵向沟槽栅型MOSFET区域21中形成p沟道扩散区域5。接着，形成用于沟槽栅和横向平面栅的具有不同厚度的第一及第二栅极氧化膜7a、7b。
具体而言，在硅衬底的整个前表面上形成第一栅极氧化膜7a，以第一栅极氧化膜7a来覆盖LOCOS氧化膜11上露出的n－外延半导体层3（还包括沟槽33的内壁）（图8(b)）。接着，形成抗蚀剂39，该抗蚀剂39中具有使得要形成的第二栅极氧化膜7b露出的开口部（图8(c)）。接着，将抗蚀剂39作为掩膜来进行蚀刻，选择性地去除位于要形成第二栅极氧化膜7ｂ的位置上的第一栅极氧化膜31（图8（d））。接着，在去除抗蚀剂39之后，在硅衬底的整个前表面(还包括沟槽33的内壁)上形成厚度小于第一栅极氧化膜7a的第二栅极氧化膜7b(图8(e))。
接着，在硅衬底的整个前表面上形成多晶硅膜，以埋入沟槽33内部。接着，形成多晶硅膜6ｂ，对除了多晶硅膜6b以外的多晶硅膜的部分进行背部蚀刻，并执行热处理步骤，从而形成由多晶硅膜6b形成的下拉MOSFET栅极电极6，和由多晶硅膜6a形成的输出级MOSFET栅极电极6。此时，能在同一步骤中形成多晶硅膜6b并背部蚀刻多晶硅膜（图10-2(h)）。之后，通过对形成n＋源极区域的n＋区域9，p＋接触区域10，层间介电膜18，接触孔、及金属引线12ｆ进行形成，从而来完成图12所示的纵向沟槽栅型功率IC。
如上所述，根据实施方式1，即使在沟槽形成步骤之后执行LOCOS氧化膜形成步骤，也能防止因形成沟槽时的掩膜氧化膜蚀刻步骤而导致LOCOS氧化膜的厚度减小。其结果是，能防止以下问题：例如因LOCOS氧化膜的厚度减小而导致器件间的寄生电场MOSFET的栅极阈值电压下降或导致器件击穿电压下降。
此外，根据实施方式1，在沟槽形成步骤之前执行用于形成纵向沟槽栅型MOSFET的p沟道扩散区域的离子注入步骤，因而能利用后续的保护氧化膜形成步骤和器件分离区域的氧化膜形成步骤中的热处理，来有效地激活由用于形成p沟道扩散区域的离子注入而导入到硅衬底中的杂质。因此，能省略p沟槽扩散区域的激活热处理步骤。作为沟道扩散区域的激活热处理，通常需要在1,100～1,150℃的温度下进行100分钟～300分钟左右的热处理，因此，能通过减少步骤而降低成本。
根据实施方式1的半导体器件的制造方法中，利用热氧化来形成掩膜氧化膜31，但也能利用CVD法沉积氧化膜来形成掩膜氧化膜31。在这种情况下，形成要成为器件分离区域的氧化膜时的热处理是唯一的p沟道扩散区域形成条件。该情况的优势在于，能通过减少热处理数量来抑制沟道长度，因而能抑制纵向沟槽栅型MOSFET的电阻。
实施方式2
图13是表示利用本发明的实施方式2的半导体器件的制造方法所制造出的纵向沟槽栅型功率IC的主要部分的截面图。实施方式2的半导体器件与实施方式1的半导体器件的不同点在于，在n＋半导体衬底2和漏极电极膜1之间加入形成p＋集电区域的p＋半导体层41，且纵向沟槽栅型MOSFET区域21的输出级MOS半导体器件是纵向沟槽栅型IGBT（绝缘栅双极晶体管）。即，在图13中，附图标记9、12e、1分别表示n＋发射区、发射极、及集电极。
接下来，详细说明本发明的实施方式2的半导体器件的制造方法。图11-1、11-2是表示图13的纵向沟槽栅型功率IC的制造步骤流程的截面图。图11-1和11-2表示在将n＋外延半导体层2和n－外延半导体层3依次沉积在要成为p＋半导体层41的p＋半导体衬底（未图示）之后的制造步骤的流程。在实施方式1中，在形成沟槽33之前执行用于形成纵向沟槽栅型MOSFET的p沟道扩散区域5的离子注入步骤，但在实施方式2中，可以如图11-2（i）所示那样，在沟槽33形成步骤之后执行离子注入步骤。
图11-1和11-2示出了在第二栅极氧化膜7b的形成步骤之后执行用于形成p沟道扩散区域5的离子注入步骤的情况。通过在执行用于形成p沟道扩散区域5的离子注入步骤之后增加合适的热处理，以激活p沟道扩散区域5。一般而言，作为p沟道扩散区域5的激活热处理，在惰性气氛中在1100～1150℃的温度下进行100分钟～300分钟左右的热处理。
如上所述，根据实施方式2，能够获得与实施方式1相同的优点。
在实施方式1和2中，对将横向平面栅型MOSFET形成为控制MOSFET的例子进行了说明，但是也能使用纵向沟槽栅型MOSFET来代替横向平面栅型MOSFET。此外，在实施方式2中，对将纵向沟槽栅型IGBT形成为输出级MOSFET的例子进行了说明，但是也能使用横向沟槽栅型IGBT来代替纵向沟槽栅型IGBT。
实施方式3
实施方式3的纵向沟槽栅型功率IC的制造方法与实施方式1的纵向沟槽栅型功率IC的制造方法的不同点在于，在形成LOCOS氧化膜11之前形成输出级MOSFET的栅极结构。在实施方式3中，将具有以下结构的纵向沟槽栅型功率IC作为例子进行说明：即，输出级MOSFET半导体器件是纵向沟槽栅型MOSFET，且控制MOS半导体器件是CMOS。图1是表示利用本发明的实施方式3的半导体器件的制造方法所制造出的纵向沟槽栅型功率IC的主要部分的截面图。纵向沟槽栅型MOSFET区域21和接合终端区域23的结构与实施方式1相同。
在横向平面栅型MOSFET区域22，将由横向n沟道MOSFET和横向p沟道MOSFET构成的CMOS形成为下拉MOSFET107。在横向平面栅型MOSFET区域22上，将具有平面栅结构的横向n沟道MOSFET形成在横向平面栅型n沟道MOSFET区域22a。具体而言，在横向平面栅型n沟道MOSFET区域22a中，在硅衬底的n－外延半导体层3侧（前表面）的表面层上选择性地设置有p－阱区域4。
分别将形成n＋源极区域的n＋区域9和形成n＋漏极区域的n＋区域9选择性地设置在p－阱区域4的内部。在p－阱区域4的、由n＋区域9夹住的部分的表面上，将多晶硅膜6b选择性地形成在第二栅极氧化膜7b上。例如使第二栅极氧化膜7b的厚度小于第一栅极氧化膜7a的厚度。多晶硅膜6b形成横向n－沟道MOSFET的栅极电极6。形成源极电极膜和漏极电极膜的电极膜12a、12b分别与形成n＋源极区域的n＋区域9和形成n＋漏极区域的n＋区域9相接触。利用层间介电膜18来使电极膜12a、12b、及栅极电极6彼此电绝缘。
在横向平面栅型p沟道MOSFET区域22b中，形成有具有平面栅结构的横向p沟道MOSFET。具体而言，在横向平面栅型p沟道MOSFET区域22中，在硅衬底的前表面的表面层上，分别选择性地设置有形成p＋源极区域的p＋区域8和形成p＋漏极区域的p＋区域8。在n－外延半导体层3的、由p＋区域8夹住的部分的表面上，将多晶硅膜6ｂ形成在第二栅极氧化膜7ｂ上。多晶硅膜6b形成横向p沟道MOSFET的栅极电极6。
形成源极电极膜和漏极电极膜的电极膜12c、12d分别与形成p＋源极区域的p＋区域8和形成p＋漏极区域的p＋区域8相接触。利用层间介电膜18来使电极膜12c、12d、及栅极电极6彼此电绝缘。利用形成在硅衬底的前表面上的LOCOS氧化膜11，来隔开形成在纵向沟槽栅型MOSFET区域21中的器件、形成在横向平面栅型n－沟道MOSFET区域22a中的器件、及形成在横向平面栅型p－沟道MOSFET区域22b中的器件。
接下来，详细说明本发明的实施方式3的半导体器件的制造方法。图2～图5是表示图1的纵向沟槽栅型功率IC的制造步骤流程的截面图。具体而言，将制造如下的半导体器件（纵向沟槽栅型功率IC）的情况作为例子来进行说明：即，在同一半导体衬底上包括作为输出级MOS半导体器件的纵向沟槽栅型MOSFET和作为控制MOS半导体器件的横向平面栅型MOSFET。在图2～图5中，省略接合终端区域23的形成的图示和说明。
首先，在n＋半导体衬底2上生长n－外延半导体层3，来形成半导体衬底（硅衬底）。接着，利用多种未图示的离子注入步骤和扩散步骤来将p－阱区域4选择性地形成在横向平面栅型MOSFET区域22的n－外延半导体层3的表面层上（硅衬底的前表面侧的表面层）。接着，例如将硼（B）离子注入到纵向沟槽栅型MOSFET区域21中，在n－外延半导体层3的表面层（硅衬底的前表面的表面层）上选择性地形成p沟道扩散区域5(图2(b))。
接着，将形成沟槽33时构成蚀刻掩膜的掩膜氧化膜31形成在硅衬底的整个前表面上（图2(c)）。接着，在光刻步骤和蚀刻步骤中，在掩膜氧化膜31的表面形成抗蚀剂32，该抗蚀剂32在要形成沟槽33的位置开口。接着，将抗蚀剂32作为掩膜来执行蚀刻，选择性地去除要形成沟槽33的位置上的掩膜氧化膜31（图2（d））。
接着，在去除抗蚀剂32之后，以掩膜氧化膜31作为掩膜来蚀刻硅衬底，在n－外延半导体层3中形成具有不会到达n＋半导体衬底2的深度的沟槽33（图2(e)）。接着，去除掩膜氧化膜31(图3(f))。接着，在硅衬底的整个前表面（包括沟槽33的内壁）上形成纵向沟槽栅型MOSFET的第一栅极氧化膜7a(图3(g))。接着，将构成纵向沟槽栅型MOSFET的多晶硅膜6a形成在硅衬底的整个前表面上（图3(h)）。
通过这种方式，在形成沟槽33之后，将第一栅极氧化膜7a和多晶硅膜6a依次形成在硅衬底的整个前表面上，由此在第一栅极氧化膜7a上利用多晶硅膜6a填充较窄较深的沟槽33。从形成沟槽33后到利用多晶硅膜6a填充沟槽33的步骤为止，不设置光刻步骤，因而抗蚀剂32不会进入到沟槽33。接着，在光刻步骤和蚀刻步骤中，对硅衬底的前表面上的多晶硅膜6a进行背部蚀刻以将其除去，保留填充沟槽33的多晶硅膜6a（图3(i)）。
接着，将除了沟槽33的内壁上所形成的第一栅极氧化膜7a以外的第一栅极氧化膜7a除去（图3(j)）。接着，在硅衬底的表面和多晶硅膜6a的表面上形成缓冲氧化膜34（图4(k)）。接着，在缓冲氧化膜34的整个表面上形成氮化硅膜35(图4(l))。接着，利用光刻步骤和蚀刻步骤来去除氮化硅膜35的预定区域（图4(m)）。接着，在氮化硅膜35的被去除的区域上选择性地形成LOCOS氧化膜11(图4(n))。本发明的特征之一在于，在利用多晶硅膜6a填充沟槽33的步骤之后执行形成LOCOS氧化膜11的步骤。
接着，去除氮化硅膜35(图4(o))。接着，去除缓冲氧化膜34(图5(p))。接着，在硅衬底的整个前表面上形成横向平面栅型MOSFET的第二栅极氧化膜7b（图5(q)）。根据本发明的制造方法，以上述方式在各器件上独立地形成第一栅极氧化膜7a和第二栅极氧化膜7b，因而能在各器件上独立地将第一栅极氧化膜7a和第二栅极氧化膜7b形成为所需的厚度。接着，在硅衬底的整个前表面上形成横向平面栅型MOSFET的多晶硅膜6b（图5(r)）。
接着，在光刻步骤和蚀刻步骤中，将抗蚀剂32作为掩膜，来形成由横向n沟道MOSFET和横向p沟道MOSFET的多晶硅膜6b构成的栅极电极6。之后，利用众所周知的离子注入步骤、各种扩散步骤、氧化膜沉积步骤、布线步骤来将横向平面栅型MOSFET形成在横向平面栅型MOSFET区域22，并将纵向沟槽栅型MOSFET形成在纵向沟槽栅型MOSFET区域21（图5(t)）。由此，完成由图1所示的纵向沟槽栅型功率IC构成的本发明的半导体器件。
接着，说明本发明的实施方式3的半导体器件的制造方法的另一个实施例。图9是表示利用本发明的实施方式3的半导体器件的制造方法所制造出的另一纵向沟槽栅型功率IC的示例的主要部分的截面图。图9所示的纵向沟槽栅型功率IC与图1所示的纵向沟槽栅型功率IC的不同点在于，将p－阱区域4设置在硅衬底的n－外延半导体层3侧（下文中称为前表面）的表面层上、从横向平面栅型n－沟道MOSFET区域22a到横向平面栅型p－沟道MOSFET区域22b的位置。
在横向平面栅型p沟道MOSFET区域22b中，在p－阱区域4的内部，以包围p＋区域8的方式来设置n－区域。对于图9所示的纵向沟槽栅型功率IC，其与使用如图2～图5进行说明的图1所示的纵向沟槽栅型功率IC的制造方法的唯一区别在于在形成控制MOSFET的扩散层（p－阱区域4和n－区域）时的结构上的差异，但是图9所示的纵向沟槽栅型功率IC与本发明具有相同的优点。
在实施方式3的说明中，未对在制造步骤（图3(h)、图5(r)）中所沉积的多晶硅膜6a和6b的类型进行特别详细的说明，但是也可采用掺杂多晶硅材料或非掺杂多晶硅材料来形成各多晶硅膜6a、6b。此外，如上述实施1所述，将纵向沟槽栅型MOSFEＴ视为输出级MOS半导体器件，但是也可将纵向沟槽栅型MOSFET用作为输出级MOS半导体器件。此外，在实施方式1中，也能将高击穿电压的横向平面栅型MOSFET用作为控制MOS半导体器件。
如上所述，根据实施方式3，能够获得与实施方式1和实施方式2相同的优点。此外，根据实施方式3，能在形成沟槽后仅增加总共三个步骤，就独立地设置纵向沟槽栅型MOSFET（输出级MOSFET）的第一栅极氧化膜的厚度和控制MOSFET的第二栅极氧化膜的厚度，并避免在利用多晶硅膜填充沟槽之前执行光刻步骤，其中，上述三个步骤中的两个步骤是利用多晶硅膜填充沟槽的步骤和形成第二栅极氧化膜的步骤，另一个步骤是多晶硅膜光刻步骤。
此外，根据实施方式3，能在形成纵向沟槽栅型MOSFET的第一栅极氧化膜的步骤之后执行LOCOS氧化膜形成步骤，从而能避免因用于形成纵向沟槽栅型MOSFET的第一栅极氧化膜的图案蚀刻而导致LOCOS氧化膜的厚度减小。因而，能进一步防止以下问题：例如因LOCOS氧化膜太薄而导致器件间的寄生电场MOSFET的栅极阈值电压下降或导致器件击穿电压下降。
此外，根据实施方式3，通过在利用多晶硅膜填充沟槽之后执行形成LOCOS氧化膜的步骤，从而能避免在沟槽中未埋入有任何材料的状态下来执行光刻步骤，因而能获得不会有抗蚀剂进入沟槽的生产步骤。因而，能解决现有的制造方法中所存在的、抗蚀剂等残留物会残留在深且窄的沟槽中的问题。
根据上述的各实施方式，能独立地设置纵向沟槽栅型MOS半导体器件（输出级MOS半导体器件）的第一栅极氧化膜的厚度、与控制MOS半导体器件的第二栅极氧化膜的厚度，并独立地设置各器件的阈值电压。由此，能抑制步骤数目的增多，并实现输出级MOS半导体器件的栅极阈值电压高于控制MOS半导体器件的栅极阈值电压这一栅极阈值电压的关系。
在各实施方式中，第一导电型是n型而第二导电型是p型，但是本发明在第一导电型是p型而第二导电型是n型时也以相同的方式成立。此外，本发明中，只要能够在不同的步骤中形成第一栅极氧化膜和第二栅极氧化膜即可，也可在同一步骤中执行将多晶硅膜填充到沟槽中以形成纵向沟槽栅型MOS半导体器件的栅极电极的步骤、和沉积多晶硅膜以形成控制MOS半导体器件的栅极电极的步骤。
工业中的实用性
如上所述，本发明的半导体器件的制造方法对于将沟槽栅型半导体器件和平面栅型半导体器件形成在同一半导体衬底上的功率半导体器件是有用的。

Claims (8)

1.一种半导体器件的制造方法，所述半导体器件包括主半导体器件部、器件分离部、及控制半导体器件部，
所述主半导体器件部具有第一导电型的第1半导体区域、第二导电型半导体区域、第一导电型的第2半导体区域、沟槽、第一栅极氧化膜、及栅极电极，所述第一导电型的第1半导体区域形成在第一导电型半导体衬底的第一主面侧，所述第二导电型半导体区域选择性地形成在所述第一导电型半导体衬底的第二主面侧的表面层上，所述第一导电型的第2半导体区域选择性地形成在所述第二导电型半导体区域的表面层上，所述沟槽从所述第二导电型半导体区域的表面起贯通所述第二导电型半导体区域和所述第一导电型的第2半导体区域并到达所述第一导电型半导体衬底，所述第一栅极氧化膜沿着所述沟槽的内壁而形成，所述栅极电极形成在所述沟槽内部的所述第一栅极氧化膜上，
所述器件分离部选择性地形成在所述第一导电型半导体衬底的第二主面侧的表面上，具有比所述第一栅极氧化膜的厚度要厚的选择氧化膜，
所述控制半导体器件部控制所述主半导体器件部，具有第二导电型阱扩散区域、控制栅极电极、第一导电型控制源区、及第一导电型控制漏区，所述第二导电型阱扩散区域形成在所述第一导电型半导体衬底的第二主面侧的、利用所述器件分离部而与所述主半导体器件部分开的部分的表面层，所述控制栅极电极形成在所述第二导电型阱扩散区域的表面的第二栅极氧化膜上，所述第一导电型控制源区选择性地形成在所述第二导电型阱扩散区域的表面层上，所述第一导电型控制漏区隔着所述第二导电型阱扩散区域的、与所述控制栅极电极相对的部分，形成在所述第二导电型阱扩散区域的表面层上的、远离所述第一导电型控制源区的位置，
所述半导体器件的制造方法的特征在于，包括：
沟槽形成步骤，该沟槽形成步骤将所述沟槽形成在所述第一导电型半导体衬底的第二主面上；
第一栅极氧化膜形成步骤，该第一栅极氧化膜形成步骤沿着所述沟槽的内壁来形成所述第一栅极氧化膜；
栅极电极形成步骤，该栅极电极形成步骤将所述栅极电极形成在所述沟槽内部的所述第一栅极氧化膜上；
选择氧化膜形成步骤，该选择氧化膜形成步骤选择性地将所述选择氧化膜形成在所述第一导电型半导体衬底的第二主面上；
第二栅极氧化膜形成步骤，该第二栅极氧化膜形成步骤在所述第一导电型半导体衬底的第二主面上形成厚度比所述第一栅极氧化膜要薄的所述第二栅极氧化膜；以及
控制栅极电极形成步骤，该控制栅极电极形成步骤将所述控制栅极电极形成在所述第二栅极氧化膜上，
所述选择氧化膜形成步骤在所述沟槽形成步骤之后执行。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述选择氧化膜形成步骤在所述栅极电极形成步骤之后执行。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，
按照所述沟槽形成步骤、所述第一栅极氧化膜形成步骤、所述栅极电极形成步骤、所述选择氧化膜形成步骤、所述第二栅极氧化膜形成步骤、及所述控制栅极电极形成步骤的顺序来执行各步骤。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述选择氧化膜是ＬＯＣＯＳ氧化膜。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，
在所述栅极电极形成步骤中，通过将多晶硅填充到所述沟槽中来形成所述栅极电极，
在所述控制栅极电极形成步骤中，通过在所述第二栅极氧化膜上沉积多晶硅来形成所述控制栅极电极，
所述栅极电极形成步骤与所述控制栅极电极形成步骤是同一步骤。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述主半导体器件部中具有纵向或横向沟槽栅型的绝缘栅极场效应晶体管。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，
所述主半导体器件部中具有纵向或横向沟槽栅型的绝缘栅双极晶体管。
8.如权利要求1至7中的任一项所述的半导体器件的制造方法，其特征在于，
所述控制半导体器件部中具有横向平面栅型的绝缘栅场效应晶体管或横向沟槽栅型的绝缘栅场效应晶体管。
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