JP5168140B2 - 応力印加半導体装置およびその製造方法 - Google Patents

応力印加半導体装置およびその製造方法 Download PDF

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Description

本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた応力印加半導体装置およびその製造方法に関する。
微細化技術の進歩に伴い、今日では３０ｎｍ以下のゲート長を有する超微細化・超高速半導体装置が可能になっている。
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
特にｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図１に示す概略的構成が提案されている。
図１を参照するに、シリコン基板１上にはチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にチャネル領域を画成するように、ｐ型拡散領域１ａおよび１ｂが形成されている。さらに前記ゲート電極３の側壁には、前記シリコン基板１の表面の一部をも覆うように側壁絶縁膜３Ａ，３Ｂが形成されている。
前記拡散領域１ａ，１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１ａから１ｂへと前記ゲート電極３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極３に印加されたゲート電圧により制御される。
図１の構成では、さらに前記シリコン基板１中、前記側壁絶縁膜３Ａおよび３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には、それぞれ前記拡散領域１ａおよび１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
図１の構成のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１Ａ，１Ｂは、矢印ｂで示す前記シリコン基板１の表面に略垂直な方向に歪む。
前記ＳｉＧｅ混晶層１Ａ，１Ｂはシリコン基板１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１Ａ，１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い、前記チャネル領域には、矢印ｄで示すように一軸性の圧縮応力が誘起される。
図１のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加される結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
一方、ｎチャネルＭＯＳトランジスタにおいては、逆にチャネル領域に面内引張り応力を印加するのが動作速度の向上に効果的であることが知られており、例えば図２に示すように、ゲート電極上に引張り応力を蓄積した応力膜を設け、ゲート電極をシリコン基板中のチャネル領域に対し、押圧する構成が提案されている。
図２を参照するに、シリコン基板１１上には、ゲート絶縁膜１２を介してｎ＋型ポリシリコンゲート電極１３が形成されており、前記シリコン基板１１中、前記ポリシリコンゲート電極１３のそれぞれの側にｎ型ソースエクステンション領域１１ａおよびドレインエクステンション領域１１ｂが形成されている。
また前記ゲート電極１３の両側壁面上には、側壁酸化膜１４Ｏｘを介してＳｉＮ膜よりなる側壁絶縁膜１４Ｎが形成されており、前記シリコン基板１１中、前記側壁絶縁膜１４Ｎよりも外側の部分には、ｎ＋型のソース領域１１ｃおよびドレイン領域１１ｄが形成されている。
前記ソース領域１１ｃおよびドレイン領域１１ｄ、さらに前記ゲート電極１３上には、それぞれシリサイド膜１５Ｓ，１５Ｄ，1５Ｇが形成されており、さらに前記シリコン基板１１上には、前記シリサイド膜１５Ｓ，１５Ｄ，１５Ｇおよび前記側壁絶縁膜１４Ｎを連続して覆うように、引張り応力を蓄積したＳｉＮ膜１６が形成されている。
かかるＳｉＮ膜１６の引張り応力の作用により、前記ゲート電極１３は、前記シリコン基板１１に向かって、基板面に垂直方向に付勢され、その結果、前記ゲート電極１３直下のチャネル領域に、ゲート長方向に引張り応力が印加された場合と同様な歪みが誘起される。
かかる引張り応力歪みにより、前記チャネル領域においては電子の移動度が増大し、ｎチャネルＭＯＳトランジスタの動作速度が向上する。
一方、このような従来のｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいてさらにチャネル領域における応力値を増大させることができれば、その動作速度をさらに向上させることができると考えられる。
一の側面において本発明は、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板中、前記ゲート電極の第１および第２の側に、それぞれ離間して形成された第１および第２の溝部と、Ｓｉと他のＩＶ族元素の混晶よりなり、前記第１および第２の溝部をそれぞれ充填する第１および第２の、導電型を有するエピタキシャル層と、を備え、前記ゲート電極は、Ｓｉと他の元素の混晶よりなる多結晶体である応力印加半導体装置を提供する。
他の側面において本発明は、シリコン基板上に、第１の絶縁膜を介して、Ｓｉと他の元素の混晶よりなる第１の多結晶膜を形成する工程と、前記第１の多結晶膜上に、第２の絶縁膜を介して、前記第１の多結晶膜より前記他の元素の濃度の高い第２の多結晶膜を形成する工程と、前記第１および第２の多結晶膜を前記第２の絶縁膜と共にパターニングし、前記シリコン基板上に、第１の幅を有する第１の多結晶パターンと、前記第１の幅を有する第２の多結晶パターンとが、前記第１の幅を有する絶縁膜パターンを介して積層された積層構造を形成する工程と、前記積層構造に対して等方性エッチングを行い、前記第２の多結晶パターンの幅を、前記第１の幅から第２の幅まで、前記第１の多結晶パターンに対して選択的に縮小する工程と、前記第１の多結晶パターンをマスクに、前記シリコン基板に、異方性エッチングを行い、前記シリコン基板中、前記積層構造の第１および第２の側に、それぞれ第１および第２の溝を形成する工程と、前記第２の多結晶パターンをマスクに、前記絶縁膜パターンおよび前記第１の多結晶パターンを異方性エッチングする工程と、前記第１および第２の溝を、Ｓｉと他のＩＶ族元素の混晶よりなる第１および第２の半導体層でエピタキシャルに充填する工程と、を含むことを特徴とする応力印加半導体装置の製造方法を提供する。
本発明によれば、前記第１の幅の第１の多結晶パターンをマスクにシリコン基板を基板面に垂直方向に異方性エッチングし、また前記第２の幅の第２の多結晶パターンをマスクに前記第１の多結晶パターンを基板面に垂直方向に異方性エッチングすることにより、前記シリコン基板中、前記第１の多結晶パターンが形成されていた領域の両側に、第１および第２の溝部が形成され、さらに前記第１の多結晶パターンにより、ゲート電極が前記領域の中央部に、所望のゲート長で自己整合的に形成される。その際、前記第２の多結晶パターンは、前記第１の多結晶膜パターン上の第２の多結晶膜パターンを、前記第１の多結晶パターンに対して選択的にラテラルエッチングすることで、前記領域の中央部に自己整合的に形成されることに注意すべきである。そこで、このようにして形成された第２の多結晶パターンをマスクに前記第１の多結晶パターンを基板に垂直方向に異方性エッチングすることにより、所望のゲート電極を前記第1の多結晶パターンにより、前記領域の中央部に確実に形成することが可能になる。これにより、前記第１あるいは第２の溝部、従って前記半導体装置のチャネル領域への圧縮あるいは引張り応力源として作用する前記第１あるいは第２のエピタキシャル半導体層を、前記ゲート電極の側壁面から２０ｎｍ以下の至近距離に形成することが可能となり、応力印加半導体装置のチャネル領域に印加される応力を増大させることが可能となる。すなわち本発明は、簡単な構成および工程で、半導体装置の動作速度の向上を実現することができる。
また本発明では、ＳｉＧｅ混晶層のエッチング速度がＧｅ濃度で変化することを利用して、前記ゲート電極となる前記第１の多結晶パターン中のＧｅ濃度を膜厚方向に階段状あるいは連続的に変化させることにより、前記第１および第２の溝部の相対向する側壁面を相互に反対方向に向かって傾斜する形状に形成することが可能となる。その際、前記第１の多結晶パターン中にＧｅ濃度変化が階段状であるか、連続的であるかにより、前記側壁面の形状が階段面あるいは連続面となる。これにより、チャネル領域への応力印加効果が大きいゲート絶縁膜とシリコン基板との界面近傍では、応力源となる前記第１および第２の半導体層領域が互いに最も近接して形成される構造が容易に得られる。
本発明の関連技術による応力印加半導体装置の構成を示す図である。 本発明の別の関連技術による応力印加半導体装置の構成を示す図である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その１）である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その２）である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その３）である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その４）である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その５）である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その６）である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その７）である。 本発明の第１の実施形態による半導体装置の製造工程を示す図（その８）である。 ＳｉＧｅ混晶層のエッチング速度とＧｅ濃度の関係を示す図である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その１）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その２）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その３）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その４）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その５）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その６）である。 本発明の第２の実施形態による半導体装置の製造工程を示す図（その７）である。 本発明の第３の実施形態による半導体装置の製造工程を示す図（その１）である。 本発明の第３の実施形態による半導体装置の製造工程を示す図（その２）である。 本発明の第３の実施形態による半導体装置の製造工程を示す図（その３）である。 本発明の第３の実施形態による半導体装置の製造工程を示す図（その４）である。 本発明の第３の実施形態による半導体装置の製造工程を示す図（その５）である。 本発明の第３の実施形態による半導体装置の製造工程を示す図（その６）である。 本発明の第３の実施形態による半導体装置の製造工程を示す図（その７）である。
符号の説明
２０，４０，６０ 半導体装置
２１ 基板
２１Ａ 素子領域
２１Ｉ 素子分離領域
２１ＴＡ，２１ＴＢ，４１ＴＡ，４１ＴＢ，６１ＴＡ，６１ＴＢ 溝部
２１ａ，２１ｂ ソース／ドレインエクステンション領域
２１ｃ，２１ｄ ソース／ドレイン領域
２１ｔａ，２１ｔｂ，４１ｔａ，４１ｔｂ，６１ｔａ，６１ｔｂ 溝部側壁面
２２，２２Ａ ゲート絶縁膜
２３，２３ａ〜２３ｄ，２５、４３，６３ ＳｉＧｅ混晶層
２３Ａ，２５Ａ，２５Ｂ、４３Ａ，４３Ｂ，６３Ａ，６３Ｂ ＳｉＧｅ混晶層パターン
２３Ｂ、４３Ｃ，６３Ｃ ＳｉＧｅ混晶ゲート電極
２４ 絶縁膜
２４Ａ，２４Ｂ，２４Ｃ 絶縁膜パターン
２５Ａ，２５Ｂ 再成長ＳｉＧｅ混晶層
２６Ａ〜２６Ｃ Ｓｉキャップ膜
２７Ａ〜２７Ｃ シリサイド層
２６ 反射防止膜
Ｒ１ レジストパターン
［第１の実施形態］
図３Ａ〜３Ｈは、本発明の第１の実施形態によるｐチャネルＭＯＳトランジスタ２０の製造工程を示す図である。
図３Ａを参照するに、シリコン基板２１上には素子分離領域２１Ｉにより素子領域２１Ａが画成されており、前記素子領域２１Ａ上には厚さが０．８〜１．２ｎｍのシリコン酸化膜ないしシリコン酸窒化膜２２が形成されている。
さらに前記シリコン基板２１上には前記シリコン酸窒化膜２２を覆うように、組成がＳｉ１−ｘＧｅｘで表される、Ｇｅを１〜３０％の原子濃度で含む多結晶ＳｉＧｅ混晶層２３が、５０〜１５０ｎｍの膜厚で形成されている。ｐチャネルトランジスタを形成する場合には、この段階で前記ＳｉＧｅ混晶層２３をｐ+型にドープしておく。なお、ｎ型ＭＯＳトランジスタを形成する場合には、前記ＳｉＧｅ混晶層２３はｎ+型にドープする。
前記多結晶ＳｉＧｅ混晶層２３上には、厚さが１０〜２０ｎｍのシリコン酸化膜２４を介して、組成がＳｉ１−ｙＧｅｙで表される、Ｇｅを１〜３０％の原子濃度で、ただし前記ＳｉＧｅ混晶層２３中のＧｅ濃度よりも多く含む（ｘ<ｙ）多結晶ＳｉＧｅ混晶層２５が、７０〜１２０ｎｍの膜厚で形成されている。
さらに前記多結晶ＳｉＧｅ混晶層２５上には反射防止膜（ＢＡＲＣ）２６を介してレジストパターンＲ１が、所望のゲート長Ｌｇに対し０ｎｍよりも大で４０ｎｍよりも小さい幅Ｗ１で形成されている。
次に図３Ｂの工程において前記レジストパターンＲ１をマスクに、前記その下の層２３〜２６がパターニングされ、前記ＳｉＧｅ混晶層２３に対応してＳｉＧｅ混晶層パターン２３Ａが、シリコン酸化膜２４に対応してシリコン酸化膜パターン２４Ａが、、前記ＳｉＧｅ混晶層２５に対応してＳｉＧｅ混晶層パターン２５Ａが、前記幅Ｗ１で形成される。
さらに図３Ｂの工程では、前記ＳｉＧｅ混晶層パターン２３Ａ，２５Ａを含む積層パターンをマスクにＢ＋あるいはＩｎ＋が前記シリコン基板２１中、例えば１０〜３０ｎｍの深さまでイオン注入され、前記素子領域において前記シリコン基板２１中、前記ＳｉＧｅパターン２３Ａの第１および第２の側に、ｐ＋型ソース領域２１ｃおよびｐ＋型ドレイン領域２１ｄがそれぞれ形成されている。
ところで、ＳｉＧｅ混晶は、ＨＢｒをエッチングガスとしたドライエッチングに対して、図４に示すエッチング速度を示す。
図４を参照するに、ｘ＝０で前記ＳｉＧｅ混晶がＧｅを含まない場合、エッチング速度は約１２０ｎｍ／分であるのに対し、同じエッチング条件でも膜中のＧｅ濃度が増大するとエッチング速度も増大し、例えばＧｅ濃度が５０％の場合（ｘ＝０．５）、エッチング速度は２倍近く増大することがわかる。エッチングに用いるプラズマ源、およびその他の条件によって多少の差はあるが、Ｇｅ濃度が高いほどエッチレートが上昇する傾向は変わらない。
そこで本発明では図３Ｃの工程において、図３Ｂの構造を通常のドライエッチング装置に導入し、等方性エッチング条件でドライエッチングし、Ｇｅ濃度の高いＳｉＧｅパターン２５ＡをＧｅ濃度の低いＳｉＧｅパターン２３Ａに対して選択的に、ラテラルエッチングにより、図中に矢印で示すようにスリミングし、所望のゲート長（Ｌｇ）に対応した、幅がＷ２（Ｗ２<Ｗ１）のＳｉＧｅ混晶層パターン２５Ｂを形成する。本実施形態では、ｐチャネルＭＯＳトランジスタ３０は、３０ｎｍ以下のゲート長Ｌｇを有する。本実施例ではＨＢｒを主とした混合ガスを用いたが、他のＣｌやＦを含むガス、例えばＣｌ2，ＣＦ4等を用いても、ＳｉＧｅ混晶層のＧｅ濃度に依存したエッチングは可能である。
図３Ｃの状態では、さらに前記スリミング工程の後、レジストパターンＲ１および反射防止膜パターン２６Ａが除去されている。なお図３Ｃの等方性エッチングでは、前記ＳｉＧｅ混晶層パターン２５Ｂは両側からのラテラルエッチングにより形成されるため、その下のＳｉＧｅ混晶層パターン２３Ａの中央部に確実に形成される。
次に図３Ｄの工程において、前記図３Ｃの構造に対し、基板２１に対して主に垂直方向に作用するドライエッチングが、前記ＳｉＧｅ混晶層パターン２３Ａおよび絶縁膜パターン２４Ａをマスクに、ＨＢｒにＯ2を添加したガスをエッチングガスとして使い、Ｓｉに対して選択的に作用するエッチング条件で適用され、前記シリコン基板２１中、前記ＳｉＧｅ混晶層パターン２３Ａの第１および第２の側に、溝部２１ＴＡ，２１ＴＢが、それぞれ前記ソース領域２１ｃ、ドレイン領域２１ｄを超えない深さで形成される。前記溝部２１ＴＡ，２１ＴＢは、互いに対向する側壁面２１ｔａ，２１ｔｂにより、それぞれ画成されている。
また図３Ｄの工程では、前記溝部２１ＴＡ，２１ＴＢの形成後、前記溝部２１ＴＡ，２１ＴＢの形成に際してマスクとして使われたＳｉＧｅ混晶層パターン２３Ａが、その上の絶縁膜パターン２４Ａ共々、そのさらに上のＳｉＧｅ混晶層パターン２５Ｂをマスクにパターニングされ、前記シリコン基板２１上、前記側壁面２１ｔａと２１ｔｂの間の領域の中央部に、幅がＷ２のＳｉＧｅ混晶層パターン２３Ｂが、同じく幅がＷ２の絶縁膜パターン２４Ｂに覆われて、ゲート電極として形成されている。この場合、前記ＳｉＯＮ膜２２Ａがゲート絶縁膜を構成する。
次に図３Ｅの工程において、図３Ｄの構造は減圧ＣＶＤ装置に導入され、４００〜５５０℃の基板温度で、水素、窒素、ＨｅあるいはＡｒなど不活性ガス雰囲気の分圧を５〜１３３０Ｐａに設定し、さらにシラン（ＳｉＨ4）ガスをＳｉの気相原料として、１〜１０Ｐａの分圧で、ゲルマン（ＧｅＨ4）ガスをＧｅの気相原料として、０．１〜１０Ｐａの分圧で、またジボラン（Ｂ２Ｈ6）ガスをドーパントガスとして、１×１０-5〜１×１０-3で、またさらに塩化水素（ＨＣｌ）ガスエッチングガスとして、１〜１０Ｐａの分圧で、１〜４０分間にわたり供給する。これにより、前記トレンチ２１ＴＡ，２１ＴＢ中にｐ型ＳｉＧｅ混晶層領域２５Ａ，２５Ｂが、それぞれエピタキシャル成長する。
図３Ｅの工程では、前記ｐ型ＳｉＧｅ混晶層２５Ａ，２５Ｂは、前記シリコン基板とゲート絶縁膜２２Ａの界面を超えて成長されている。
先に図１で説明したように、このようにして形成されたＳｉＧｅエピタキシャル層２５Ａ，２５Ｂは前記ゲート電極２３Ｂ直下のチャネル領域を基板面に垂直方向に延伸するように作用し、その結果、前記チャネル領域には、ゲート長方向に一軸性圧縮応力が印加された場合と等価な歪みが誘起される。
なお図３Ｅの工程では、前記ゲート電極２３Ｂは絶縁膜パターン２４Ｂで覆われているため、この上にはＳｉＧｅ混晶層の成長は生じない。
次に図３Ｆの工程において、図３Ｅの構造に対してｐ型不純物元素、例えばＢあるいはＩｎがイオン注入され、前記シリコン基板２１のうち、前記側壁面２１ｔａ，２１ｔｂで画成された領域中、前記ゲート電極２３Ｂの両側に、ｐ型ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが形成される。
さらに図３Ｇの工程において、前記ゲート電極２３Ｂ上に一対の側壁絶縁膜２３Ｗが、シリコン酸化膜あるいはシリコン窒化膜のＣＶＤ法による堆積およびエッチバックにより形成され、さらに前記ＳｉＧｅ混晶層２５Ａ，２５Ｂ上に、それぞれｐ型のＳｉキャップ層２６Ａ，２６Ｂがエピタキシャルに形成され、またポリシリコンキャップ膜２６Ｃが前記ＳｉＧｅゲート電極２３Ｂ上に形成される。
これらのＳｉキャップ層２６Ａ〜２６Ｃは、シリサイド形成の下地層として使われ、次の図３Ｈの工程においてサリサイド法により、前記Ｓｉキャップ層２６Ａ〜２６Ｃ上に、ＮｉＳｉやＣｏＳｉ２などよりなるシリサイド層２７Ａ〜２７Ｃが、それぞれ形成される。特に前記サリサイド工程の下地として、Ｇｅを含まないＳｉキャップ層を形成することで、サリサイド工程を安定して実行し、所望の低抵抗シリサイド層を形成することが可能となる。
先にも述べたように、このようにして形成されたｐチャネルＭＯＳトランジスタ２０では、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂが応力源となって、前記ゲート電極２３Ｂ直下のチャネル領域に、ゲート長方向に作用する一軸性圧縮応力が印加され、ホールの移動度が向上し、トランジスタの動作速度が向上する。
その際、本実施形態では、前記側壁面２１ａ，２１ｂとゲート電極２３Ｂの間隔が、図３Ｃのラテラルエッチングにより制御されるため、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂを、前記溝部２１ＴＡ，２１ＴＢを前記側壁絶縁膜２３Ｗをマスクに形成する従来の技術に比べて、前記ゲート電極２３Ｂに近接して、例えば前記側壁面２１ｔａあるいは２１ｔｂから前記ゲート電極２３Ｂの対応する側壁面までの距離α（図３Ｆ参照）を、０ｎｍよりは大きいが２０ｎｍ以下の任意に距離に形成することが可能となり、前記一軸性圧縮応力の大きさを増大させることができる。
さらに図３Ｃのラテラルエッチング工程により、前記ゲート電極２３Ｂは、前記側壁面２１ｔａから２１ｔｂの間のシリコン基板領域の中央部に確実に形成されるため、素子特性のばらつきも抑制される。
なお、図３Ａ〜３Ｈの構成において、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂを、Ｃ（炭素）を０．１〜１０％の原子濃度で含むＳｉＣ混晶層により置き換え、また前記ソース領域２１ｃ、ドレイン領域２１ｄにｐ型不純物元素の代わりにｎ型不純物元素を導入し、さらにソースエクステンション領域２１ａ，ドレインエクステンション領域２１ｂにｎ型不純物元素を導入することにより、ｎチャネルＭＯＳトランジスタを構成することも可能である。この場合には、ＳｉＣ混晶がシリコン基板２１よりも小さい格子定数を有するため、前記応力源領域２５Ａ，２５Ｂは下方に収縮し、これに伴って前記ゲート電極２３Ｂ直下のチャネル領域には、ゲート長方向に作用する一軸性引張り応力が発生する。
このように、図３Ｈの構成を使ってｎチャネルＭＯＳトランジスタを形成する場合、前記ゲート電極２３Ｂ、およびその上のハードマスク膜２５には、先に説明したと同様にＳｉＧｅ混晶層を使うことが可能である。

［第２の実施形態］
次に、本発明の第２の実施形態による半導体装置の製造工程を、図５Ａ〜５Ｇを参照しながら説明する。ただし図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
図５Ａを参照するに、本実施形態では前記ＳｉＧｅ混晶層２３の代わりに、Ｇｅ組成の異なるＳｉＧｅ混晶層２３ａ〜２３ｄの積層により構成されたＳｉＧｅ混晶層４３が使われ、前記ＳｉＧｅ混晶層４３中においてＧｅ組成は、前記ＳｉＧｅ混晶層２３ａから２３ｄに向かって、原子濃度で１〜３０％の範囲で、階段状に増大している。また前記ＳｉＧｅ混晶層２５は、前記ＳｉＧｅ混晶層４３中の最大Ｇｅ濃度よりも高いＧｅ濃度を有している。
本実施形態においても、図５Ｂの工程において幅がＷ１のレジストパターンＲ１を使って、前記層２３〜２６の積層構造がパターニングされ、これに伴って、前記ＳｉＧｅ混晶層４３からＳｉＧｅ混晶層パターン４３Ａが形成される。さらにｐ型不純物元素をイオン注入することにより、前記シリコン基板２１中に、前記素子領域２１Ａに対応してｐ+型のソース領域２１ｃおよびドレイン領域２１ｄが形成される。
次に図５Ｃの工程において、先の図３Ｃの工程と同様に、等方性エッチング条件でドライエッチングを行うことにより、前記ＳｉＧｅ混晶層パターン２５Ａに対してスリミングを行い、ｐチャネルＭＯＳトランジスタのゲート長設計値に対応したＷ２の幅のパターン２５Ｂを形成する。
図５Ｃの工程では、この等方性ドライエッチング工程の際に、前記ＳｉＧｅ混晶層２３ａ〜２３ｄも、それぞれスリミングを、膜中のＧｅ濃度に対応した量だけ受け、その結果、前記ＳｉＧｅ混晶層パターン４３Ａから、階段状の形状のＳｉＧｅ混晶層パターン４３Ｂが形成される。
そこで、図５Ｄの工程において、シリコン基板２１に対し、前記ＳｉＧｅ混晶層パターン４３Ｂをマスクに、主として基板面に垂直方向に作用する異方性エッチングを適用することにより、前記素子領域２１Ａにおいて前記シリコン基板２１中、前記ＳｉＧｅ混晶層パターン４３Ｂの両側に、前記溝部２１ＴＡ，２１ＴＢに対応した溝部４１ＴＡ，４１ＴＢが形成される。ここで前記溝部４１ＴＡ，４１ＴＢは、前記側壁面２１ｔａ，２１ｔｂに対応して、相対向する一対の側壁面４１ｔａ，４１ｔｂによりそれぞれ画成されているが、前記側壁面４１ｔａ，４１ｔｂは、前記ＳｉＧｅ混晶層パターン４３Ｂの段差形状に対応した段差形状を有しており、全体として、相反する方向に傾斜している。すなわち、側壁面４１ｔａ，４１ｔｂ間の距離は、前記シリコン基板２１とゲート絶縁膜２２の界面から下方に向かって、階段状に増大する。
本実施形態においても、前記溝部４１ＴＡ，４１ＴＢは、前記ソース領域２１ｃ，ドレイン領域２１ｄを超えないように形成される。
また図５Ｄの工程では、このような基板面に垂直方向に作用するドライエッチングによる溝部４１ＴＡ，４１ＴＢの形成に伴い、前記ＳｉＧｅ混晶層パターン４３Ｂを構成するＳｉＧｅ混晶層２３ａ〜２３ｂも、直上のパターンをマスクに、順次エッチングを受け、所望のゲート長設計値に対応した幅Ｗ２の積層パターン４３Ｃが形成される。ここで、前記積層パターン４３Ｃの幅Ｗ２は、図５Ｃの工程における絶縁膜パターン２４Ｂを前記ＳｉＧｅ混晶層パターン２５Ｂをマスクにパターニングして得られる絶縁膜パターン２４Ｃにより決定されている。
前記積層パターン４３Ｃは、ｐチャネルＭＯＳトランジスタ４０のゲート電極を構成する。
次に図５Ｅの工程において、前記絶縁膜パターン２４Ｃをマスクに、前記溝部４１ＴＡ，４１ＴＢ中をＳｉＧｅ混晶層２５Ａ，２５Ｂで、先の図３Ｅの工程と同様に再成長工程によりエピタキシャルに充填し、さらに図５Ｆの工程において、シリコン基板２１のうち、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂの間の領域に、前記ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが、前記ゲート電極２３Ｃをマスクにｐ型不純物元素をイオン注入することにより形成される。
さらに図５Ｇの工程において、前記ゲート電極４３Ｃの側壁面に、側壁絶縁膜２３Ｗが、先の図３Ｇの工程と同様にして形成され、さらに引き続き、図示はしないが図３Ｇおよび図３Ｈと同様な工程を経て、ｐチャネルＭＯＳトランジスタ４０が完成する。
本実施形態においては、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂの側壁面を、互いに相反する傾斜面とすることができ、チャネルが形成されるシリコン基板２１の表面部分では応力源となるＳｉＧｅ混晶層２５Ａ，２５Ｂを近接させてチャネルに印加される応力を最大化すると同時に、シリコン基板２１中、深部においてはＳｉＧｅ混晶層２５Ａ，２５Ｂを離間させ、これらをソース領域２１ｃ、ドレイン領域２１ｄにより確実に内包することが可能となる。これにより、バンドギャップの小さいｐ型ＳｉＧｅ層がバンドギャップの大きいｎ型シリコン基板２１と直接に接することによるリーク電流の発生を抑制することが可能となる。
なお、図５Ａ〜５Ｇの構成において、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂを、Ｃ（炭素）を０．１〜１０％の原子濃度で含むＳｉＣ混晶層により置き換え、また前記ソース領域２１ｃ、ドレイン領域２１ｄにｐ型不純物元素の代わりにｎ型不純物元素を導入し、さらにソースエクステンション領域２１ａ，ドレインエクステンション領域２１ｂにｎ型不純物元素を導入することにより、ｎチャネルＭＯＳトランジスタを構成することも可能である。この場合には、ＳｉＣ混晶がシリコン基板２１よりも小さい格子定数を有するため、前記応力源領域２５Ａ，２５Ｂは下方に収縮し、これに伴って前記ゲート電極２３Ｂ直下のチャネル領域には、ゲート長方向に作用する一軸性引張り応力が発生する。
このように、図５Ｇの構成を使ってｎチャネルＭＯＳトランジスタを形成する場合、前記ゲート電極４３Ｂ、およびその上のハードマスク膜２５には、先に説明したと同様にＳｉＧｅ混晶層を使うことが可能である。

［第３の実施形態］
次に、本発明の第３の実施形態によるｐチャネルＭＯＳトランジスタ６０の製造工程を、図６Ａ〜６Ｇを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図６Ａを参照するに、本実施形態では前記ＳｉＧｅ混晶層４３の代わりに、Ｇｅ組成を下端から上端まで連続的に増加させたＳｉＧｅ混晶層６３が使われ、前記ＳｉＧｅ混晶層６３中においてＧｅ組成は原子濃度で１〜３０％の範囲内である。また前記ＳｉＧｅ混晶層２５は、前記ＳｉＧｅ混晶層６３中の最大Ｇｅ濃度よりも高いＧｅ濃度を有している。
本実施形態においても、図６Ｂの工程において幅がＷ１のレジストパターンＲ１を使って、前記層２３〜２６の積層構造がパターニングされ、これに伴って、前記ＳｉＧｅ混晶層６３からＳｉＧｅ混晶層パターン６３Ａが形成される。さらにｐ型不純物元素をイオン注入することにより、前記シリコン基板２１中に、前記素子領域２１Ａに対応してｐ+型のソース領域２１ｃおよびドレイン領域２１ｄが形成される。
次に図６Ｃの工程において、先の図３Ｃの工程と同様に、等方性エッチング条件でドライエッチングを行うことにより、前記ＳｉＧｅ混晶層パターン２５Ａに対してスリミングを行い、ｐチャネルＭＯＳトランジスタのゲート長設計値に対応したＷ２の幅のパターン２５Ｂを形成する。
図６Ｃの工程では、この等方性ドライエッチング工程の際に、前記ＳｉＧｅ混晶層パターン６３Ａも、膜中のＧｅ濃度に対応した量だけ受け、その結果、前記ＳｉＧｅ混晶層パターン６３Ａから、連続的な斜面で画成されたＳｉＧｅ混晶層パターン６３Ｂが形成される。
そこで、図６Ｄの工程において前記シリコン基板２１に対し、前記ＳｉＧｅ混晶層パターン６３Ｂをマスクに、主として基板面に垂直方向に作用する異方性エッチングを適用することにより、前記素子領域２１Ａにおいて前記シリコン基板２１中、前記ＳｉＧｅ混晶層パターン４３Ｂの両側に、前記溝部４１ＴＡ，４１ＴＢに対応した溝部６１ＴＡ，６１ＴＢが形成される。ここで前記溝部６１ＴＡ，６１ＴＢは、前記側壁面４１ｔａ，４１ｔｂに対応して、相対向する一対の側壁面６１ｔａ，６１ｔｂによりそれぞれ画成されているが、前記側壁面６１ｔａ，６１ｔｂは、前記ＳｉＧｅ混晶層パターン６３Ｂの傾斜側壁面に対応した斜面形状を有しており、全体として、相反する方向に傾斜している。すなわち、側壁面６１ｔａ，６１ｔｂ間の距離は、前記シリコン基板２１とゲート絶縁膜２２の界面から下方に向かって、連続的に増大する。
本実施形態においても、前記溝部６１ＴＡ，６１ＴＢは、前記ソース領域２１ｃ，ドレイン領域２１ｄを超えないように形成される。
また図６Ｄの工程では、このような基板面に垂直方向に作用するドライエッチングによる溝部６１ＴＡ，６１ＴＢの形成に伴い、前記ＳｉＧｅ混晶層パターン６３Ｂも順次エッチングを受け、所望のゲート長設計値に対応した幅Ｗ２のＳｉＧｅ混晶層パターン６３Ｃが形成される。ここで、前記ＳｉＧｅ混晶層パターン６３Ｃの幅Ｗ２は、図６Ｃの工程における絶縁膜パターン２４Ｂを、前記ＳｉＧｅ混晶層パターン２５Ｂをマスクにパターニングして得られる絶縁膜パターン２４Ｃにより決定されている。
前記ＳｉＧｅ混晶層パターン６３Ｃは、ｐチャネルＭＯＳトランジスタ６０のゲート電極を構成する。
次に図６Ｅの工程において、前記絶縁膜パターン２４Ｃをマスクに、前記溝部６１ＴＡ，６１ＴＢ中をＳｉＧｅ混晶層２５Ａ，２５Ｂで、先の図５Ｅの工程と同様に再成長工程によりエピタキシャルに充填し、さらに図６Ｆの工程において、前記シリコン基板２１のうち、前記ＳｉＧｅ混晶層６５Ａ，６５Ｂの間の領域に、前記ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが、前記ゲート電極６３Ｃをマスクにｐ型不純物元素をイオン注入することにより形成される。
さらに図６Ｇの工程において、前記ゲート電極６３Ｃの側壁面に、側壁絶縁膜２３Ｗが、先の図５Ｇの工程と同様にして形成され、さらに引き続き、図示はしないが図３Ｇおよび図３Ｈと同様な工程を経て、ｐチャネルＭＯＳトランジスタ６０が完成する。
本実施形態においては、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂの側壁面を、互いに相反する傾斜面とすることができ、チャネルが形成されるシリコン基板２１の表面部分では応力源となるＳｉＧｅ混晶層２５Ａ，２５Ｂを近接させてチャネルに印加される応力を最大化すると同時に、シリコン基板２１中、深部においてはＳｉＧｅ混晶層２５Ａ，２５Ｂを離間させ、これらをソース領域２１ｃ、ドレイン領域２１ｄにより確実に内包することが可能となる。これにより、バンドギャップの小さいｐ型ＳｉＧｅ層がバンドギャップの大きいｎ型シリコン基板２１と直接に接することによるリーク電流の発生を抑制することが可能となる。
なお、図６Ａ〜６Ｇの構成において、前記ＳｉＧｅ混晶層２５Ａ，２５Ｂを、Ｃ（炭素）を０．１〜１０％の原子濃度で含むＳｉＣ混晶層により置き換え、また前記ソース領域２１ｃ、ドレイン領域２１ｄにｐ型不純物元素の代わりにｎ型不純物元素を導入し、さらにソースエクステンション領域２１ａ，ドレインエクステンション領域２１ｂにｎ型不純物元素を導入することにより、ｎチャネルＭＯＳトランジスタを構成することも可能である。この場合には、ＳｉＣ混晶がシリコン基板２１よりも小さい格子定数を有するため、前記応力源領域２５Ａ，２５Ｂは下方に収縮し、これに伴って前記ゲート電極２３Ｂ直下のチャネル領域には、ゲート長方向に作用する一軸性引張り応力が発生する。
このように、図３Ｇの構成を使ってｎチャネルＭＯＳトランジスタを形成する場合、前記ゲート電極６３Ｂ、およびその上のハードマスク膜２５には、先に説明したと同様にＳｉＧｅ混晶層を使うことが可能である。また、これをＳｉＣ混晶により置き換えることも可能である。この場合、前記ゲート電極６３Ｂ中のＣ濃度は、原子濃度で０．１〜１０％の範囲内で、その下端から上端に向かって、連続的に増大される。
以上の説明では、ゲート電極２３Ｂ，４３Ｃ，６３ＣをＳｉＧｅ混晶パターンあるいはＳｉＣ混晶パターンとして説明したが、前記ゲート電極は、図３Ｄ，５Ｄあるいは６Ｄのシリコン基板のドライエッチング工程の際にマスクとなりうるものであればよく、他の元素を含むものであってもよい。同様にＳｉＧｅ混晶層２５も、その下の層２３のドライエッチングに際してマスクとなりうるものであればよく、他の元素を含むものであってもよい。
以上、本発明を好ましい実施例について説明したが、本発明は特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
本発明によれば、前記第１の幅の第１の多結晶パターンをマスクにシリコン基板を基板面に垂直方向に異方性エッチングし、また前記第２の幅の第２の多結晶パターンをマスクに前記第１の多結晶パターンを基板面に垂直方向に異方性エッチングすることにより、前記シリコン基板中、前記第１の多結晶パターンが形成されていた領域の両側に、第１および第２の溝部が形成され、さらに前記第１の多結晶パターンにより、ゲート電極が前記領域の中央部に、所望のゲート長で自己整合的に形成される。その際、前記第２の多結晶パターンは、前記第１の多結晶膜パターン上の第２の多結晶膜パターンを、前記第１の多結晶パターンに対して選択的にラテラルエッチングすることで、前記領域の中央部に自己整合的に形成されることに注意すべきである。そこで、このようにして形成された第２の多結晶パターンをマスクに前記第１の多結晶パターンを基板に垂直方向に異方性エッチングすることにより、所望のゲート電極を前記第1の多結晶パターンにより、前記領域の中央部に確実に形成することが可能になる。これにより、前記第１あるいは第２の溝部、従って前記半導体装置のチャネル領域への圧縮あるいは引張り応力源として作用する前記第１あるいは第２のエピタキシャル半導体層を、前記ゲート電極の側壁面から２０ｎｍ以下の至近距離に形成することが可能となり、応力印加半導体装置のチャネル領域に印加される応力を増大させることが可能となる。すなわち本発明は、簡単な構成および工程で、半導体装置の動作速度の向上を実現することができる。
また本発明では、ＳｉＧｅ混晶層のエッチング速度がＧｅ濃度で変化することを利用して、前記ゲート電極となる前記第１の多結晶パターン中のＧｅ濃度を膜厚方向に階段状あるいは連続的に変化させることにより、前記第１および第２の溝部の相対向する側壁面を相互に反対方向に向かって傾斜する形状に形成することが可能となる。その際、前記第１の多結晶パターン中にＧｅ濃度変化が階段状であるか、連続的であるかにより、前記側壁面の形状が階段面あるいは連続面となる。これにより、チャネル領域への応力印加効果が大きいゲート絶縁膜とシリコン基板との界面近傍では、応力源となる前記第１および第２の半導体層領域が互いに最も近接して形成される構造が容易に得られる。

Claims (5)

  1. シリコン基板と、
    前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記シリコン基板中、前記ゲート電極の第１および第２の側に、それぞれ離間して形成された第１および第２の溝部と、
    前記第１および第２の溝部をそれぞれ充填する第１および第２の、導電型を有するエピタキシャル層と、
    を備え、
    前記ゲート電極はＳｉＧｅ混晶またはＳｉＣ混晶よりなり、
    前記第１および第２の、導電性を有するエピタキシャル層は圧縮応力源となるＳｉＧｅ混晶または引張応力源となるＳｉＣ混晶よりなり、
    前記ゲート電極が前記ＳｉＧｅ混晶よりなる場合、前記ゲート電極は、前記ゲート絶縁膜に接する下端から上端に向かってＧｅの濃度を階段状に増加させ、前記ゲート電極が前記ＳｉＣ混晶よりなる場合、前記ゲート電極は、前記ゲート絶縁膜に接する下端から上端に向かってＣの濃度を階段状に増加させ、
    前記第１および第２の溝部は互いに対向する第１および第２の側壁面により画成され、前記第１および第２の側壁面は、前記第１および第２の側壁面の間隔が、前記シリコン基板とゲート絶縁膜との界面からの深さと共に、階段状に増大するように形成されており、
    前記ゲート電極は、それぞれ前記第１および第２の側に第１および第２の側壁絶縁膜を有し、
    前記第１および第２の側壁絶縁膜は、それぞれ前記第１および第２の、導電性を有するエピタキシャル層のうち、前記シリコン基板の面よりも上に形成された斜面部を覆うことを特徴とする応力印加半導体装置。
  2. シリコン基板と、
    前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記シリコン基板中、前記ゲート電極の第１および第２の側に、それぞれ離間して形成された第１および第２の溝部と、
    前記第１および第２の溝部をそれぞれ充填する第１および第２の、導電型を有するエピタキシャル層と、
    を備え、
    前記ゲート電極はＳｉＧｅ混晶またはＳｉＣ混晶よりなり、
    前記第１および第２の、導電性を有するエピタキシャル層は圧縮応力源となるＳｉＧｅ混晶または引張応力源となるＳｉＣ混晶よりなり、
    前記ゲート電極が前記ＳｉＧｅ混晶よりなる場合、前記ゲート電極は、前記ゲート絶縁膜に接する下端から上端に向かってＧｅの濃度を連続的に増加させ、前記ゲート電極が前記ＳｉＣ混晶よりなる場合、前記ゲート電極は、前記ゲート絶縁膜に接する下端から上端に向かってＣの濃度を連続的に増加させ、
    前記第１および第２の溝部は互いに対向する第１および第２の側壁面により画成され、前記第１および第２の側壁面は、前記第１および第２の側壁面の間隔が、前記シリコン基板とゲート絶縁膜との界面からの深さと共に、連続的に増大するように形成されており、
    前記ゲート電極は、それぞれ前記第１および第２の側に第１および第２の側壁絶縁膜を有し、
    前記第１および第２の側壁絶縁膜は、それぞれ前記第１および第２の、導電性を有するエピタキシャル層のうち、前記シリコン基板の面よりも上に形成された斜面部を覆うことを特徴とする応力印加半導体装置。
  3. 前記第１および第２の、導電性を有するエピタキシャル層は、圧縮応力源となるＳｉＧｅ混晶よりなり、前記応力印加半導体装置はｐチャネルＭＯＳトランジスタであり、前記第１および第２のエピタキシャル層は、ｐ型にドープされたＳｉＧｅ混晶よりなることを特徴とする請求項１または２記載の応力印加半導体装置。
  4. 前記第１および第２の、導電性を有するエピタキシャル層は、引張応力源となるＳｉＣ混晶よりなり、前記応力印加半導体装置はｎチャネルＭＯＳトランジスタであり、前記第１および第２のエピタキシャル層は、ｎ型にドープされたＳｉＣ混晶よりなることを特徴とする請求項１または２記載の応力印加半導体装置。
  5. シリコン基板上に、第１の絶縁膜を介して、ＳｉＧｅ混晶またはＳｉＣ混晶よりなる第１の多結晶膜を形成する工程と、
    前記第１の多結晶膜上に、第２の絶縁膜を介して、前記第１の多結晶膜より前記ＧｅまたはＣの濃度の高い第２の多結晶膜を形成する工程と、
    前記第１および第２の多結晶膜を前記第２の絶縁膜と共にパターニングし、前記シリコン基板上に、第１の幅を有する第１の多結晶パターンと、前記第１の幅を有する第２の多結晶パターンとが、前記第１の幅を有する絶縁膜パターンを介して積層された積層構造を形成する工程と、
    前記積層構造に対して等方性エッチングを行い、前記第２の多結晶パターンの幅を、前記第１の幅から第２の幅まで、前記第１の多結晶パターンに対して選択的に縮小する工程と、
    前記第１の多結晶パターンをマスクに、前記シリコン基板に、異方性エッチングを行い、前記シリコン基板中、前記積層構造の第１および第２の側に、それぞれ第１および第２の溝部を、前記第１および第２の溝部が互いに対向する第１および第２の側壁面により画成され、前記第１および第２の側壁面の間隔が、前記シリコン基板とゲート絶縁膜との界面からの深さと共に、階段状あるいは連続的に増大するように形成する工程と、
    前記第２の多結晶パターンをマスクに、前記絶縁膜パターンおよび前記第１の多結晶パターンを異方性エッチングし、前記第１の多結晶パタ―ンによりゲート電極を形成する工程と、
    前記第１および第２の溝を、圧縮応力源となるＳｉＧｅ混晶または引張応力源となるＳｉＣ混晶よりなる第１および第２の半導体層でエピタキシャルに充填する工程と、
    前記ゲート電極の前記第１および第２の溝の側の側壁面にそれぞれ第１および第２の側壁絶縁膜を形成する工程と、
    を含み、
    前記第１の多結晶膜中ではＧｅまたはＣの濃度が、その下端から上端に向かって階段状に、あるいは連続的に増大し、
    前記第１および第２の側壁絶縁膜は、それぞれ前記第１および第２の半導体層のうち、前記シリコン基板の面よりも上に形成された斜面部を覆うように形成されることを特徴とすることを特徴とする応力印加半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183489B (zh) * 2013-05-21 2017-05-17 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
WO2018201066A1 (en) * 2017-04-27 2018-11-01 Tokyo Electron Limited Method for fabricating nfet and pfet nanowire devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198796A (ja) * 1991-01-11 1993-08-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH0786579A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 半導体装置
JPH1022501A (ja) * 1996-07-02 1998-01-23 Toshiba Corp 半導体装置およびその製造方法
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002237590A (ja) * 2001-02-09 2002-08-23 Univ Tohoku Ｍｏｓ型電界効果トランジスタ
WO2004070804A1 (ja) * 2003-02-07 2004-08-19 Nec Corporation ニッケルシリサイド膜の形成方法、半導体装置の製造方法およびニッケルシリサイド膜のエッチング方法
JP2006013082A (ja) * 2004-06-24 2006-01-12 Fujitsu Ltd 半導体装置とその製造方法、及び半導体装置の評価方法
JP2006303501A (ja) * 2005-04-18 2006-11-02 Toshiba Corp ＰＦＥＴの移動度を強化したステップ埋め込みＳｉＧｅ構造

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198796A (ja) * 1991-01-11 1993-08-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH0786579A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 半導体装置
JPH1022501A (ja) * 1996-07-02 1998-01-23 Toshiba Corp 半導体装置およびその製造方法
JP2002043566A (ja) * 2000-07-27 2002-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002237590A (ja) * 2001-02-09 2002-08-23 Univ Tohoku Ｍｏｓ型電界効果トランジスタ
WO2004070804A1 (ja) * 2003-02-07 2004-08-19 Nec Corporation ニッケルシリサイド膜の形成方法、半導体装置の製造方法およびニッケルシリサイド膜のエッチング方法
JP2006013082A (ja) * 2004-06-24 2006-01-12 Fujitsu Ltd 半導体装置とその製造方法、及び半導体装置の評価方法
JP2006303501A (ja) * 2005-04-18 2006-11-02 Toshiba Corp ＰＦＥＴの移動度を強化したステップ埋め込みＳｉＧｅ構造

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