JP2008071814A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】チャネルを構成する半導体材料にＧｅ又はＳｉＧｅを用いて高速動作を実現するとともに、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成することを可能とするＣＭＯＳＦＥＴを実現する。
【解決手段】ｎＭＯＳＦＥＴ１０では、ゲート電極１３がＮｉＳｉで構成されたシリサイド層で形成されている。ゲート電極１３の両側におけるＧｅ基板２の表層には、ＮｉＧｅで構成されたGermanide層であるＮｉＧｅ層１５が形成されている。ＮｉＧｅ層１５とＧｅ基板２との接合界面には、所定の原子が高濃度に偏析して形成されてなる第１の層１６が形成され、ゲート電極１３とゲート絶縁膜１２との界面には、第１の層１６と同じ原子が高濃度に偏析して形成されてなる第２の層１７が形成されている。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関し、特にそのチャネル材料にゲルマニウム（Ｇｅ）やシリコンゲルマニウム（ＳｉＧｅ）を用いた相補型の電界効果トランジスタ（ＣＭＯＳＦＥＴ）を対象とする。
現在、チャネル材料にシリコン（Ｓｉ）を用いたＭＯＳＦＥＴが広く実用されている。近年では、ＭＯＳＦＥＴのキャリア移動度の向上を図る試みとして、チャネル領域に歪みを加える等の工夫がなされている（例えば、特許文献１を参照。）。この他にも、キャリア移動度の向上を図るため、Ｇｅをチャネル材料に用いたＭＯＳＦＥＴ等の開発も進められている。
従来のＧｅをチャネル材料に用いたＧｅチャネルのＣＭＯＳＦＥＴは、チャネル材料にＳｉを用いた既存のＳｉチャネルＭＯＳＦＥＴと同様の構造を有しており、そのソース／ドレイン領域には、不純物をドープした拡散層を用いるものが主流である。
米国特許第６６２１１３１号明細書
しかしながら、ＧｅチャネルのＣＭＯＳＦＥＴの開発の対象としては、現在のところ、ｐチャネル型のものに集中している。Ｇｅ基板等を用いてＧｅチャネルのＣＭＯＳＦＥＴを形成する場合には、そのソース／ドレイン領域を形成する際に、Ｇｅ基板等にｎ型不純物原子をドープして拡散層を形成し、ソース／ドレイン接合をｐｎ接合によって構成する方式が用いられている。この方式を採用する場合、一般にｎ型不純物は拡散係数が大きくまた固溶限が小さいため、それらに起因するソース／ドレイン接合形成の本質的に困難となる。このことが、ｎチャネル型の極微細ＧｅチャネルのＣＭＯＳＦＥＴの実現が難しかったことの理由の一つに挙げられる。従って、ｐチャネル型及びｎチャネル型の双方のＧｅチャネルのＣＭＯＳＦＥＴを備えた微細で且つ高速のＣＭＯＳＦＥＴは未だ実現されていない現況にある。
ＧｅチャネルのＣＭＯＳＦＥＴでは、ゲート電極としてはＴａＮやＴｉＮ等からなる金属ゲートが主流であるが、金属ゲートをパターン形成する際のエッチングが困難であり、微細なゲート電極を形成することは難しい。また、しきい値はその仕事関数によって決定されるため、閾値を調整することが本質的に困難である。
この点、反応性イオンエッチング（ＲＩＥ）によるゲート電極の加工が比較的容易であり、ドーピングにより閾値を調整できる可能性を考慮して、ゲート電極の材料に多結晶シリコンを用いることも考えられる。ところがこの場合、多結晶シリコンの堆積時及び多結晶シリコン内にドープされた不純物の活性化時に、７００℃程度の高温熱処理を必要とし、ＧｅチャネルのＣＭＯＳＦＥＴには不適合である。また、ゲート電極の材料に多結晶シリコンを用いた場合における閾値の制御に関する検討はなされていない。
また、従来、高速化のために高Ｇｅ濃度ＳｉＧｅをチャネル材料に用いる方法も検討されているが、このようなＳｉＧｅチャネルのＣＭＯＳＦＥＴについても、上記のＧｅチャネルのＣＭＯＳＦＥＴと同様のことが言える。
本発明は、上記の課題に鑑みてなされたものであり、チャネルを構成する半導体材料にＧｅ又はＳｉＧｅを用いて高速動作を実現するとともに、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成することを可能とするＣＭＯＳＦＥＴを含む半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置であって、前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタは、Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる半導体領域と、前記半導体領域上でゲート絶縁膜を介して形成された、Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）を含有する金属間化合物からなるゲート電極と、前記ゲート電極の両側において、前記半導体領域に形成された、Ｇｅを含有する金属間化合物からなる一対の第１の接合領域とを含む。
本発明の半導体装置の製造方法は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる半導体領域上にゲート絶縁膜を介してＳｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる電極膜を堆積した後、前記電極膜を電極形状に加工し、前記半導体領域における前記ｎチャネル型トランジスタの形成領域及び前記ｐチャネル型トランジスタの形成領域の双方に、前記電極膜を残す工程と、前記各電極膜の両側面に側壁絶縁膜を形成する工程と、前記各電極膜上を含む前記半導体領域上の全面に、Ｓｉ及びＧｅと金属間化合物を形成し得る金属膜を堆積する工程と、熱処理を行い、前記金属膜と、前記電極膜の当該金属膜との接触部位及び前記半導体領域の当該金属膜との接触部位とを反応させ、Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）を含有する金属間化合物からなるゲート電極と、前記半導体領域の前記電極膜の両側における表層にＧｅを含有する金属間化合物からなる一対の第１の接合領域とを形成する工程とを含む。
本発明によれば、チャネルを構成する半導体材料にＧｅ又はＳｉＧｅを用いて高速動作を可能とするとともに、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＣＭＯＳＦＥＴが実現する。
−本発明の基本骨子−
以下、本発明の基本骨子として、ＣＭＯＳＦＥＴを例に採り、図面を参照して詳細に説明する。
ここでは、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）が共にＧｅチャネルを有しており（即ち、Ｇｅの半導体領域にチャネル領域が形成されており）、且つ各ＭＯＳＦＥＴにおける一対の接合領域であるソース領域及びドレイン領域（ソース／ドレイン領域）にＧｅの金属間化合物を用いるとともに、ゲート電極にソース／ドレイン領域の金属間化合物と同じ金属によるＳｉの金属間化合物を用いたＣＭＯＳＦＥＴを例示する。
Ｇｅは、Ｓｉと比較して、そのバルクの移動度が、電子に対して２倍、正孔に対して４倍になる。このようなＧｅをチャネル材料に用いるＧｅチャネルのＣＭＯＳＦＥＴは、反転層では若干状況が異なるものの、単純にはＳｉチャネルＭＯＳＦＥＴに比べ、ｎＭＯＳＦＥＴで２倍、ｐＭＯＳＦＥＴで４倍の電流駆動能力が期待される。
また、ソース／ドレイン領域を金属間化合物としたＧｅチャネルのＣＭＯＳＦＥＴは、ソース／ドレイン領域を不純物拡散領域とした場合に比べて、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ共に、浅いソース／ドレイン領域の形成が可能であり、また、約１桁の寄生抵抗の低減が可能である。ＧｅチャネルのＣＭＯＳＦＥＴのソース／ドレイン領域は、例えば、Ｇｅを含む金属間化合物とすることができる。このような金属間化合物は、後述のように、Ｇｅ基板上やＧｅ層上に所定の金属膜を形成して熱処理を行うことによって形成することができる。
本発明では更に、ソース／ドレイン領域の金属間化合物と同じ金属によるＳｉの金属間化合物を用いて、ゲート電極を形成する。ＧｅチャネルのＣＭＯＳＦＥＴでは、その製造プロセスにおける高温熱処理は、ゲート絶縁膜のチャネル界面における電気的特性劣化の点で問題があり、不適合である。そこで、ゲート材料として多結晶シリコンに比べて低温で堆積することができるアモルファスＳｉを用いて電極形状に加工する。そして、Ｇｅ基板上やＧｅ層上に所定の金属膜を形成して熱処理を行うことにより、上記のソース／ドレイン領域と同時に、Ｓｉの金属間化合物からなるゲート電極を形成することができる。ここで、用いる金属を適宜選択することにより、容易且つ確実な閾値制御を可能とする。
このように、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方について、そのチャネル領域をＧｅによって形成し、且つそのソース／ドレイン領域をＧｅを含む金属間化合物によって形成するとともに、ソース／ドレイン領域と同時にゲート電極をＳｉを含む金属間化合物によって形成することにより、ＧｅチャネルのＣＭＯＳＦＥＴの諸特性を損なうことなく、しかも適切な閾値制御を可能とする高速動作のＣＭＯＳＦＥＴが実現される。
ところで、Ｇｅは、金属／半導体接合（ショットキー接合）を形成した場合、その接合界面の準位が、金属の仕事関数によらず、Ｇｅバンドギャップ内に強くピンニングされるという性質を有している。
図１はＧｅのバンド構造を示す図であって、（ａ）は金属の仕事関数との関係を示す図、（ｂ）は接合時の状態を示す図である。
真空準位を基準としたとき、図１（ａ）に示すように、Ｇｅは伝導帯（ＥC）が４．０ｅＶ、バンドギャップ（Ｅｇ）が０．６６ｅＶである。それに対し、例えば、ニッケル（Ｎｉ）はその仕事関数（φｍ，ｖａｃ Ｎｉ）が４．５ｅＶ、白金（Ｐｔ）はその仕事関数（φｍ，ｖａｃ Ｐｔ）が５．３ｅＶである。特にＰｔの仕事関数は、Ｇｅバンドギャップを超える大きさになる。このように仕事関数が大きく異なるＮｉやＰｔを用いた場合でも、接合界面の準位は、ある準位、即ち図１（ａ），（ｂ）に示すような電荷中性点（Charge Neutrality Level）ＥＣＮＬにピンニングされるようになる。Ｇｅの場合、ＥＣＮＬは、概ねその価電子帯（ＥＶ）より０．０６ｅＶ〜０．１ｅＶ程度だけ高い位置になる。なお、図１中、ＥＦはＧｅのフェルミ準位、Φｂは電子に対するショットキー障壁高さを表している。
ショットキー接合界面におけるピンニング現象は、しばしばＳ値によって評価される。Ｓ値とは、ショットキー障壁高さの金属仕事関数依存性を示す指標であって、複数種の金属の仕事関数に対して各金属を用いて得られるショットキー障壁高さをプロットしたときの傾きを表す。例えば、Ｇｅは極めて０に近いＳ値を示す。即ち、金属とＧｅの接合界面では、その金属の種類によらず、ほぼ一定のショットキー障壁高さが得られ、非常に強いピンニングが発生する。なお、従来チャネル材料として広く用いられているＳｉはＧｅよりも高いＳ値を示し、また、ゲート絶縁膜等に広く用いられている酸化シリコン（ＳｉＯ２）のＳ値はほぼ１になる。
図２は、アニール温度とショットキー障壁高さの関係を示す図である。なお、図２において、横軸はアニール温度（℃）を表し、縦軸はショットキー障壁高さ（ｅＶ）を表している。
ＮｉとＧｅ、ＰｔとＧｅの各組み合わせでGermanide／Ｇｅ接合を形成した場合、そのときのアニール温度と電子に対するショットキー障壁高さとの関係は、この図２に示すようになる。ＮｉとＰｔのいずれの金属を用いた場合にも、得られるショットキー障壁高さは、アニール温度によらず、０．６ｅＶ前後でほぼ一定の値を示し、金属間化合物とＧｅの接合界面では非常に強いピンニングが発生している。このように、Ｇｅのピンニング性は、非常に強いことが判る。
ＣＭＯＳＦＥＴを形成するに当たり、上記のように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを共に、そのチャネル領域をＧｅによって形成し、且つそのソース／ドレイン領域をＧｅを含む金属間化合物によって形成した場合を想定する。その場合、ｐＭＯＳＦＥＴでは、金属種によらず、オン状態での正孔に対するショットキー障壁高さが０．０６ｅＶ〜０．１ｅＶ程度となり、一方、ｎＭＯＳＦＥＴでは、金属種によらず、オン状態での電子に対するエネルギー障壁高さが０．５６ｅＶ〜０．６ｅＶ程度となる。
このように、Ｇｅをチャネル材料として用い、ソース／ドレイン領域にニッケルゲルマニウム（ＮｉＧｅ）や白金ゲルマニウム（ＰｔＧｅ）といった金属間化合物を形成した場合には、ピンニング位置が価電子帯の近くにあるため、正孔に対するショットキー障壁高さは低くなるが、一方で、電子に対するショットキー障壁高さは高くなる。
本発明では、以下に示すように、チャネル領域となるＧｅと、Ｇｅを含有する金属間化合物からなるソース／ドレイン領域との接合界面に、所定の原子を偏析させた層（第１の層）を形成する。これにより、各キャリアに対するショットキー障壁高さ、特にｎＭＯＳＦＥＴ側の電子に対するショットキー障壁高さをより低減し、ＣＭＯＳＦＥＴの駆動力の更なる向上を図る。
更に本発明では、以下に示すように、Ｓｉを含有する金属間化合物からなるゲート電極とゲート絶縁膜との界面に、第１の層と同じ原子を偏析させた層（第２の層）を形成する。これにより、実効仕事関数の変調を行い、閾値を所望に制御する。
図３は、本発明によるＣＭＯＳＦＥＴの構成例を示す概略断面図である。
図３に示すＣＭＯＳＦＥＴ１は、Ｇｅ基板２を用いてｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０が形成されてなる。ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０は、Ｇｅ基板２上で活性領域を画定する素子分離構造、ここではＳＴＩ（Shallow Trench Isolation）３によって素子分離されている。
ｎＭＯＳＦＥＴ１０は、ｐウェル１１が形成されたＧｅ基板２上にゲート絶縁膜１２を介して形成されたゲート電極１３を有しており、ゲート絶縁膜１２及びゲート電極１３の側壁にはサイドウォール１４が形成されている。ゲート電極１３は、ＮｉＳｉで構成された金属間化合物層（シリサイド層）で形成されている。サイドウォール１４が形成されたゲート電極１３の両側におけるＧｅ基板２の表層には、ＮｉＧｅで構成された金属間化合物層（Germanide層）であり、ソース／ドレイン領域となるＮｉＧｅ層１５が形成されている。このＮｉＧｅ層１５とＧｅ基板２との接合界面には、後述のように所定の原子が高濃度に偏析して形成されてなる、極薄の偏析層である第１の層１６が形成されている。更に、ゲート電極１３とゲート絶縁膜１２との界面には、第１の層１６と同じ原子が高濃度に偏析して形成されてなる、極薄の偏析層である第２の層１７が形成されている。
同様に、ｐＭＯＳＦＥＴ２０は、ｎウェル２１が形成されたＧｅ基板２上にゲート絶縁膜２２を介して形成されたゲート電極２３を有しており、ゲート絶縁膜２２及びゲート電極２３の側壁にはサイドウォール２４が形成されている。ゲート電極２３は、ゲート電極１３と同様に、ＮｉＳｉで構成された金属間化合物層（シリサイド層）で形成されている。サイドウォール２４が形成されたゲート電極２３の両側におけるＧｅ基板２の表層には、ＮｉＧｅ層１５と同様に、ＮｉＧｅで構成された金属間化合物層（Germanide層）であり、ソース／ドレイン領域となるＮｉＧｅ層２５が形成されている。
ゲート絶縁膜１２，２２としては、Ｇｅ基板２の表面を酸窒化処理して形成される酸窒化ゲルマニウム（ＧｅＯＮ）膜のほか、Ｇｅ基板２上に堆積することによって形成されるＳｉＯ2膜や酸窒化シリコン（ＳｉＯＮ）膜、高誘電率（High-k）絶縁膜等を用いることができる。High-k絶縁膜としては、酸化ジルコニウム（ＺｒＯ2）膜、酸窒化ジルコニウム（ＺｒＯＮ）膜、ジルコニウムシリケート（ＺｒＳｉＯ）膜、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）膜、酸化ハフニウム（ＨｆＯ2）膜、酸窒化ハフニウム（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯ）膜、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ハフニウムアルミネート（ＨｆＡｌＯ）膜、窒化ハフニウムアルミネート（ＨｆＡｌＯＮ）膜、酸化ランタン（Ｌａ2Ｏ3）膜、ランタンアルミネート（ＬａＡｌＯ）膜等を用いることが可能である。
このように、図３に示したＣＭＯＳＦＥＴ１は、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０のゲート電極１３，２３がＳｉを含有する金属間化合物のＮｉＳｉによって構成されるとともに、ソース／ドレイン領域がＧｅを含有する金属間化合物のＮｉＧｅ層１５，２５によって構成されている。換言すれば、ソース／ドレイン接合が、従来のような拡散層によるｐｎ接合ではなく、ＮｉＧｅ層１５，２５とＧｅ基板２との接合即ちショットキー接合によって実現されている。
このように本発明では、ソース／ドレイン領域をＧｅを含有する金属間化合物のＮｉＧｅ層１５，２５で構成する。この場合、ＮｉＧｅ層１５，２５とＧｅ基板２との接合が形成するショットキー障壁高さは、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０のオン電流を決定する重要なパラメータとなる。
一般的に、ショットキー接合を利用してＧｅチャネルを有するＣＭＯＳＦＥＴを形成する場合には、Germanide／Ｇｅ接合における強いピンニングによってｐＭＯＳＦＥＴに適したショットキー障壁高さしか得ることができない。そのため、ここでは、リン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）もしくはホウ素（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ）といった不純物原子、あるいは硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ）等の原子を、ｎ側またはｐ側のショットキー接合界面に偏析させ、極薄で高濃度の偏析層である第１の層を形成する。この第１の層によってショットキー障壁高さを変調し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのそれぞれについて、適切なショットキー障壁高さを実現する。
この場合、第１の層としては、ｎ側のショットキー接合界面には、Ｐ，Ａｓ，Ｓｂ等のＶ族の不純物原子、Ｓ，Ｓｅ，Ｔｅ等のＶＩ族の原子、及びイッテルビウム（Ｙｂ）、Ｅｒ，Ｇｄ，Ｓｍ等のＶＩＩ族の不純物原子から選択された少なくとも１種の原子を用いた偏析層を形成する。一方、ｐ型のショットキー接合界面には、Ｂ，Ａｌ，Ｇａ等のＩＩＩ族の不純物原子、及びＳ，Ｓｅ，Ｔｅ等のＶＩ族の原子から選択された少なくとも１種の原子を用いた偏析層を形成しても良い。
図４及び図５は、ショットキー障壁高さの変調メカニズムの説明図である。
偏析層にＰ，Ａｓ，Ｓｂ等のＶ族の不純物原子を用いた場合には、図４に示すようなメカニズムでショットキー障壁高さが変調される。即ち、先ず、ショットキー接合界面の偏析層に導入されたＶ族の不純物原子は、電子を放出した後は、プラスイオンとなって接合界面近傍領域に固定される。その際、金属間化合物側には電子が多く存在しているため、その電子と偏析層側のプラスイオンとがクーロン力によって引き合う、いわゆる鏡像力（Image force）が発生する。この鏡像力は、概ね、Ｖ族の不純物原子が金属間化合物の極近くに高濃度で存在するほど強くなる。金属間化合物の極近くに偏析層を形成して鏡像力を発生させることにより、金属間化合物とＧｅとの接合によって生じるショットキー障壁高さ（偏析層を形成しないときのショットキー障壁高さ（Φｂ））に比べて、擬似的に低減された実効的なショットキー障壁高さ（Φｂeff）が得られるようになる。それにより、その接合界面を通過するトンネル電流が増加するようになる。
なお、このような実効的なショットキー障壁高さの低減を効果的に発生させるためには、上記の不純物原子のプラスイオンが金属間化合物とＧｅの接合界面に形成される空乏層内に存在することとなるような領域に偏析層を形成する。
偏析層にＢ，Ａｌ，Ｇａ等のＩＩＩ族の不純物原子を用いた場合も同様、そのような不純物原子を高濃度で含む偏析層を金属間化合物の極近くに形成することにより、その結果発生する鏡像力によって、正孔に対するショットキー障壁高さを擬似的に低減させることが可能になる。
また、偏析層にＳ，Ｓｅ，Ｔｅ等のＶＩ族の原子を用いた場合には、図５に示すようなメカニズムでショットキー障壁高さが変調される。即ち、ショットキー接合界面に存在する未結合手にＳ，Ｓｅ，Ｔｅ等の原子を吸着させ、その界面準位を変化させることによって、ピンニング位置を変化させ、ショットキー障壁高さを変調する。ここで用いるＳ，Ｓｅ，Ｔｅ等のＶＩ族の原子は、電気陰性度が高く、ショットキー接合界面に導入されたときには、その接合界面に存在する未結合手に吸着し、未結合手を持った原子間を架橋する。
それにより、そのショットキー接合界面は、エネルギー的に安定化され、その界面準位が変化する。その結果、電荷中性点がシフトし（△ＥＣＮＬ）、電子に対するショットキー障壁高さが低減されるようになる。
このように、Ｐ，Ａｓ，Ｓｂ等及びＢ，Ａｌ，Ｇａ等と、Ｓ，Ｓｅ，Ｔｅ等とは、それらが偏析層に用いられたときに、ショットキー障壁高さを変調させるメカニズムが異なっている。なお、例えば、ｎＭＯＳＦＥＴのショットキー接合界面にＰ，Ａｓ，Ｓｂ等の不純物原子と共にＳ，Ｓｅ，Ｔｅ等の原子を用いて偏析層を形成したり、ｐＭＯＳＦＥＴのショットキー接合界面にＢ，Ａｌ，Ｇａ等の不純物原子と共にＳ，Ｓｅ，Ｔｅ等の原子を用いて偏析層を形成したりすることも可能である。そのようにショットキー障壁高さの変調メカニズムが異なる原子を組み合わせて偏析層を形成することにより、それぞれの原子による変調効果を得ることも可能になる。
続いて、このような偏析層によるショットキー障壁高さの変調効果について述べる。
図６はＡｓ，Ｓｂ注入量とショットキー障壁高さの関係を示す図、図７はＳ注入量とショットキー障壁高さの関係を示す図である。なお、図６及び図７において、横軸はＡｓ，ＳｂまたはＳの注入量（×１０14／ｃｍ2）を表し、縦軸はショットキー障壁高さ（ｅＶ）を表している。また、図６及び図７には、Ｇｅのバンドギャップも併せて図示している。
ＮｉＧｅ／Ｇｅ接合界面にＡｓ，Ｓｂの不純物原子偏析層を形成する場合、ショットキー障壁高さは、図６に示すように、Ａｓ，Ｓｂ共に、その注入量の増加に伴い小さくなる傾向を示す。また、同様に、ＮｉＧｅ／Ｇｅ接合界面にＳ原子偏析層を形成する場合、ショットキー障壁高さは、図７に示すように、Ｓの注入量の増加に伴い小さくなる傾向を示す。
このように、Ａｓ，Ｓｂ，Ｓ等の適当な原子を用いてＮｉＧｅ／Ｇｅ接合界面に偏析層を形成することにより、ショットキー障壁高さを、ｎＭＯＳＦＥＴに適した範囲まで、またＧｅバンドギャップ中のほぼ全域に亘って、変調することが可能になる。
また本発明では、図３のように、ゲート電極１３，２３をＳｉを含有する金属間化合物のＮｉＳｉによって構成する。この場合、ゲート電極１３，２３の仕事関数は、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０の閾値を決定する重要なパラメータとなる。
図８は、ゲート電極をＮｉＳｉで構成したＧｅチャネルのＣＭＯＳＦＥＴの当該ゲート電極の仕事関数を示す図である。
ゲート電極をＮｉＳｉで構成した場合、不純物原子を導入しない（ノンドープの）ゲート電極では、ｐＭＯＳＦＥＴにおける閾値が微小値（０に近い値）となり、ｐＭＯＳＦＥＴに適した値となる。詳細には、ノンドープのＮｉＳｉの真空を規準とした仕事関数は４．６２ｅＶ、Ｇｅは伝導帯（ＥC）が４．０ｅＶ、バンドギャップ（Ｅｇ）が０．６６ｅＶであることから、ＮｉＳｉの荷電子帯（ＥV）との間のエネルギーは０．０４と微小値となる。このことは、ＧｅチャネルのＣＭＯＳＦＥＴにおいて、ＮｉＳｉを材料としたノンドープのゲート電極を備えたｐＭＯＳＦＥＴでは閾値が微小値となり、当該ゲート電極がｐＭＯＳＦＥＴに適していることを意味する。
図８には、ＮｉＳｉを材料としたノンドープのゲート電極に、Ｖ族の不純物原子であるＰ，Ａｓ，Ｓｂを導入して、ゲート電極とゲート絶縁膜との界面に偏析層（第２の層）を形成した場合の、ゲート電極の仕事関数を併せて示す。
図示のように、ノンドープのＮｉＳｉを規準として、Ｐをドープした場合、０．１７ｅＶだけＥCに近づく。同様に、Ａｓをドープした場合には０．２８ｅＶ、Ｓｂをドープした場合には０．３２ｅＶだけＥCに近づく。このことは、ＮｉＳｉからなるゲート電極にＰ，Ａｓ，Ｓｂ等の不純物原子を導入し、ゲート電極とゲート絶縁膜との界面に不純物を偏析させて第２の層を形成することにより、ゲート電極の実効仕事関数を変調することができることを意味する。即ち、ＧｅチャネルのＣＭＯＳＦＥＴにおいて、ＮｉＳｉを材料としたゲート電極を備えたｎＭＯＳＦＥＴでは、ゲート電極にＰ，Ａｓ，Ｓｂ等の不純物原子やＳ，Ｓｅ，Ｔｅ等の原子を導入して、ゲート電極とゲート絶縁膜との界面に第２の層を形成することにより、ｎＭＯＳＦＥＴの閾値を適宜調整することができる。
ここで、第２の層としては、ｎＭＯＳＦＥＴにおいて、Ｐ，Ａｓ，Ｓｂ等のＶ族の不純物原子以外にも、Ｓ，Ｓｅ，Ｔｅ等のＶＩ族の原子、或いはＶ族の不純物原子及びＶＩ族の原子の各々から選択された２種以上の原子を用いた偏析層を形成しても良い。
以上を踏まえ、本発明では、Ｓｉを含有する金属間化合物からなるゲート電極を備えたＧｅチャネルのＣＭＯＳＦＥＴにおいて、ｎＭＯＳＦＥＴに対して、チャネル領域となるＧｅと、Ｇｅを含有する金属間化合物からなるソース／ドレイン領域との接合界面に第１の層を形成するとともに、ゲート電極とゲート絶縁膜との界面に第２の層を形成する。一方、ｐＭＯＳＦＥＴでは、上述のようにゲート電極がノンドープの状態で適切な閾値を得ることができることから、不純物原子のドープは行わないのが適切である。
この構成により、ｎＭＯＳＦＥＴにおける電子に対するショットキー障壁高さをより低減するとともに、ｐＭＯＳＦＥＴのみならず、ｎＭＯＳＦＥＴについても適切な閾値を得ることができる。
以下で詳説するように、本発明では、製造プロセスの簡略化を考慮し、第１の層及び第２の層を、ソース／ドレイン領域のGermanide化反応及びゲート電極のシリサイド化反応時における同一の不純物原子の偏析または同一の不純物原子のイオン注入により、同一工程で形成する。
ここで、ＮｉＳｉのゲート電極及びＮｉＧｅのソース／ドレイン領域を備えたＧｅチャネルのＣＭＯＳＦＥＴにおいて、ゲート電極の形成時及びソース／ドレイン領域となるＮｉＧｅ／Ｇｅ接合の形成時における最適な処理温度について説明する。
図９は、ソース／ドレイン領域となるＮｉＧｅ／Ｇｅ接合の形成時における処理温度とショットキー障壁高さ及びｎ値との関係を示す図であり、図１０は、ゲート電極及びソース／ドレイン領域の形成時における最適な処理温度を説明するための図である。
本発明では、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各形成領域において、アモルファスＳｉを電極形状に加工し、サイドウォール絶縁膜を形成した後、例えばｎＭＯＳＦＥＴの形成領域のみにＰ，Ａｓ，ＳｂやＳ，Ｓｅ，Ｔｅ等の不純物原子をイオン注入した後、各形成領域の全面にＮｉ膜を形成する。そして、アニール処理を実行することにより、ゲート電極のシリサイド化とソース／ドレイン領域のGermanide化を同時に行う。
先ず、上記のアニール処理の適正温度範囲について、ショットキー障壁高さ及びｎ値との関係から考察する。ここで、ｎ値とはＭＯＳＦＥＴの特性値の指標としてしばしば用いられる値であり、ｎ＝１が理想値である。
図９及び図１０に示すように、ショットキー障壁高さは、アニール処理の温度に殆ど依存することなく一定値を示す。これに対してｎ値は、アニール処理の温度が４００℃を超えるあたりから徐々に劣化してゆき、５５０℃付近でｎ＝２となる。従って、図９の結果によれば、良好なｎ値（及びショットキー障壁高さ）を得るためには、アニール処理の温度を５００℃程度以下とすることが必要である。
次に、上記のアニール処理の適正温度範囲について、ゲート電極のシリサイドの組成状態から考察する。
図１０に示すように、Ｎｉ−Ｓｉのシリサイド化では、アニール処理の温度が約３５０℃より低温であると組成状態はＮｉリッチのＮｉ2Ｓｉとなる。一方、アニール処理の温度が６５０℃より高温であると組成状態はＳｉリッチのＮｉＳｉ2となる。従って、所期のＮｉＳｉを得るには、アニール処理の温度を３５０℃以上６５０℃以下とすることが必要である。
以上の考察から、適切なショットキー障壁高さ及びｎ値を得るとともに、ゲート電極のシリサイドの組成状態として所期のＮｉＳｉを得るには、アニール処理の温度を３５０℃以上５００℃以下とすれば良い。
なお、ここでは、Ｇｅをチャネル領域に用いた場合について例示したが、本発明では、チャネル領域にＧｅの代わりにＳｉxＧｅ1-x（０＜ｘ＜１）を用いても良い。ここで、ＳｉxＧｅ1-x（０＜ｘ≦０．３）とし、Ｇｅが７０％以上の高濃度とされたＳｉＧｅチャネル領域とすることが好適である。ＳｉＧｅチャネル領域において、Ｇｅの割合が７０％より小さい場合、所望のショットキー障壁高さ及び閾値を得ることが困難となる。
なお、ここでは、Ｇｅをチャネル領域に用いた場合について例示したが、本発明では、チャネル領域にＧｅの代わりにＳｉxＧｅ1-x（０＜ｘ＜１）を用いても良い。ここで、ＳｉxＧｅ1-x（０．７≦ｘ＜１）とし、Ｓｉが７０％以上の高濃度とされたＳｉＧｅチャネル領域とすることが好適である。ＳｉＧｅチャネル領域において、Ｓｉの割合が７０％より小さい場合、所望のショットキー障壁高さ及び閾値を得ることが困難となる。
ＳｉＧｅをチャネル領域に用いた場合、ＳｉＧｅのバンドギャップは、Ｓｉのバンドギャップ（１．１２ｅＶ）とＧｅのバンドギャップ（０．６６ｅＶ）の間の値になり、その値は、そのＧｅ組成に依存する。ＳｉＧｅのＧｅ組成を大きくしてゆくと、そのバンドギャップは縮小してゆき、Ｇｅのバンドギャップに近づく。ＣＭＯＳＦＥＴのチャネル領域をＳｉＧｅとした場合には、Ｇｅのときとは、偏析層である第１の層が存在しないときのショットキー障壁高さ（ショットキー障壁高さの初期値）が異なり、偏析層である第２の層が存在しないときの閾値（閾値の初期値）が異なるのみとなる。従って、ＳｉＧｅをチャネル領域に用いたＣＭＯＳＦＥＴの場合にも、Ｇｅをチャネル領域に用いたＣＭＯＳＦＥＴの場合と同様の手法が適用可能であり、同様の効果を得ることができる。
また、Ｇｅ，Ｓｉと金属化合物を形成する金属としてＮｉを用いた場合について例示したが、ｎＭＯＳＦＥＴのショットキー障壁高さ及び閾値を変調する場合には、Ｎｉの代わりにＰｔやチタン（Ｔｉ）、コバルト（Ｃｏ）等を用いても良い。例えば、Ｔｉ，Ｃｏの場合、Ｇｅ上に成膜した後、所定温度でＲＴＡ処理を行うことにより、良質なチタンゲルマニウム（ＴｉＧｅ）層、コバルトゲルマニウム（ＣｏＧｅ）層を形成することが可能である。また、Ｐｔの場合には、Ｎｉの場合と同様の条件で良質なＰｔＧｅ層を形成することが可能である。
また、ｎＭＯＳＦＥＴのショットキー障壁高さ及び閾値を変調する場合について述べたが、ｐＭＯＳＦＥＴの場合もこれと同様に、適当な不純物原子を用いることにより、そのショットキー障壁高さ及び閾値を変調することが可能である。
具体的には、ｐＭＯＳＦＥＴのショットキー障壁高さを変調するには、ソース／ドレイン領域となる金属間化合物を形成する金属としてＮｉ，Ｐｔもしくはエルビウム（Ｅｒ），イッテルビウム（Ｙｂ）等を用い、適当な不純物原子として、例えばＩＩＩ族原子、ＶＩ族原子、又はＩＩＩ族原子及びＶＩ族原子、例えばＢ，インジウム（Ｉｎ），Ｇａ，Ｓ等を単独或いは適宜組み合わせて用いることが好適である。
また、ゲート電極の材料として、（アモルファス）Ｓｉを用いた場合について例示したが、本発明では、ゲート電極の材料にＳｉの代わりにＧｅやＳｉxＧｅ1-x（０＜ｘ＜１）、好ましくは０．７≦ｘ＜１とし、ＳｉをＧｅよりも高濃度とした材料を用いても良い。例えばゲート電極の材料にＧｅを用いた場合、ソース／ドレイン領域となるGermanide化とともに、ゲート電極となるGermanide化が行われる。
図８に、Ｇｅの電極層と金属膜のＥｒとのGermanide化により形成されたＥｒ2Ｇｅ3からなるゲート電極の仕事関数を、ＮｉＳｉからなるゲート電極の仕事関数と併せて示す。このように、ＧｅチャネルのＣＭＯＳＦＥＴにおいて、Ｅｒ2Ｇｅ3を材料としたノンドープのゲート電極を備えたｎＭＯＳＦＥＴでは閾値が微小値となり、当該ゲート電極がｎＭＯＳＦＥＴに適していることを意味する。この場合、Ｅｒ2Ｇｅ3を材料としたゲート電極を備えたｐＭＯＳＦＥＴでは、ゲート電極にＢ，Ａｌ，Ｇａ等の不純物原子やＳ，Ｓｅ，Ｔｅ等の原子を導入して、ゲート電極とゲート絶縁膜との界面に第２の層を形成することにより、ｐＭＯＳＦＥＴの閾値を適宜調整することができる。
−本発明を適用した具体的な諸実施形態−
上述した本発明の基本骨子を踏まえ、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
本実施形態では、図３に示したＧｅチャネルのＣＭＯＳＦＥＴの製造方法について説明する。
図１１〜図１４は、第１の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法を工程順に示す概略断面図である。
先ず、図１１に示すように、Ｇｅ基板２に、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０ａの形成領域を画定するＳＴＩ３を形成する。そして、ＳＴＩ３で画定された各領域に対し、それぞれ所定導電型の不純物を所定の加速エネルギー及びドーズ量でイオン注入し、更に熱処理による不純物の活性化を行って、ｐウェル１１及びｎウェル２１を形成する。
続いて、図１２に示すように、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０の各形成領域に、ＧｅＯＮ，ＳｉＯ2，ＳｉＯＮ，High-k絶縁材料等の絶縁材料を成膜した後、アモルファスＳｉを堆積する。このアモルファスＳｉは比較的低温、ここでは５２５℃程度で例えばＣＶＤ法により成膜される。ここで、アモルファスＳｉの膜厚は、後述するシリサイド工程で完全にＮｉＳｉとなる程度の値、ここでは４０ｎｍ程度とする。
次に、アモルファスＳｉ及び絶縁材料を電極形状に加工し、ゲート絶縁膜１２，２２及び電極層１３ａ，２３ａを形成する。そして、全面を絶縁材料で被覆し、当該絶縁材料を全面異方性エッチング（エッチバック）して、電極層１３ａ，２３ａの両側面にサイドウォール１４，２４を形成する。
続いて、図１３に示すように、ｐＭＯＳＦＥＴ２０の形成領域をレジスト６１でマスクし、ｎＭＯＳＦＥＴ１０の形成領域に、所定の不純物原子としてＰ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等をイオン注入する。これにより、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層には注入領域１８を、電極層１３ａ，２３ａの表層には注入領域１９をそれぞれ形成する。このイオン注入の条件としては、不純物原子としてＰ，Ａｓ，Ｓｂ等を用いる場合には、例えば、加速電圧が１ｋｅＶ程度、ドーズ量が２×１０14/ｃｍ2〜１×１０15/ｃｍ2程度とする。また、不純物原子としてＳ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧が１０ｋｅＶ程度、ドーズ量が５×１０13/ｃｍ2〜１×１０15/ｃｍ2程度とする。
イオン注入後、レジスト６１を灰化処理等により除去する。
続いて、図１４に示すように、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ２０の各形成領域を含む全面に、スパッタ法等によりＮｉ膜６２を堆積する。このＮｉ膜６２の膜厚は、後述するＮｉＧｅ層１５，２５の厚み（接合深さ）が最適となるように、ここでは１５ｎｍ程度とする。
そして、Ｎｉ膜６２の堆積後に、Ｎ2雰囲気中、保持温度が４００℃程度（室温から約２分間で昇温）、保持時間が約１分間のＲＴＡ処理を行い、Ｎｉ膜６２とＧｅ基板２及び電極層１３ａ，２３ａとを反応させる。ここで、当該ＲＴＡ処理の保持温度としては、図１０を用いて上述した考察から得られた適正温度範囲である３５０℃〜５００℃内の値となるように、ここでは４００℃に設定した次第である。
その後、未反応のＮｉ膜６２を除去する。これにより、図３に示したように、電極層１３ａ，２３ａのシリサイド化により、ＮｉＳｉからなるゲート電極１３，２３が形成されるとともに、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層のGermanide化により、ソース／ドレイン領域となるＮｉＧｅ層１５，２５が厚さ（接合深さ）３０ｎｍ程度に形成される。更にこのとき、ＮｉＧｅ層１５とＧｅ基板２との接合界面には、注入領域１８の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第１の層１６が形成されるとともに、ゲート電極１３とゲート絶縁膜１２との界面には、注入領域１９の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第２の層１７が形成される。
しかる後、常法に従い、層間絶縁膜や配線等を形成してゆき、本実施形態によるＧｅチャネルのＣＭＯＳＦＥＴ１を完成させる。
上記のように作製されたＧｅチャネルのＣＭＯＳＦＥＴでは、図１５に示すように、好適なＩ−Ｖ特性が得られた。また、図１６に示すように、Ｓｉのホール移動度に比して３．４倍程度の優れた実効移動度が得られた。
以上説明したように、本実施形態によれば、チャネルを構成する半導体材料にＧｅを用いて高速動作を可能とするとともに、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＧｅチャネルのＣＭＯＳＦＥＴが実現する。
（変形例）
ここで、第１の実施形態の変形例について説明する。ここでは、第１の実施形態で説明した構成部材等と同様のものについては同符号を付す。
図１７〜図１９は、第１の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。
先ず、図１１に示したように、ＳＴＩ３を形成してｐウェル１１及びｎウェル２１を形成した後、図１２に示したように、ゲート絶縁膜１２，２２、電極層１３ａ，２３ａ、サイドウォール１４，２４を形成する。
続いて、図１７に示すように、全面に膜厚１５ｎｍ程度のＮｉ膜６２を堆積した後、図１８に示すように、第１の実施形態で説明した適正温度範囲内の温度で所定時間のＲＴＡ処理を行う。これにより、電極層１３ａ，２３ａのシリサイド化により、ＮｉＳｉからなるゲート電極１３，２３が形成されるとともに、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層のGermanide化により、ソース／ドレイン領域となるＮｉＧｅ層１５，２５が厚さ（接合深さ）３０ｎｍ程度に形成される。
その後、未反応のＮｉ膜６２を除去する。
そして、このようにゲート電極１３，２３及びＮｉＧｅ層１５，２５を形成した後に、図１９に示すように、ｐＭＯＳＦＥＴ２０の形成領域をレジスト６１でマスクし、ｎＭＯＳＦＥＴ１０の形成領域に、Ｐ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入する。
イオン注入後、レジスト６１を灰化処理等により除去する。
最後に、所定の条件でＲＴＡ処理を行い、イオン注入した原子を拡散、偏析させる。これにより、図３に示した構造と同様に、ＮｉＧｅ層１５とＧｅ基板２との接合界面には第１の層１６が形成されるとともに、ゲート電極１３とゲート絶縁膜１２との界面には第２の層１７が形成される。イオン注入された原子のＮｉＧｅ層１５内とＧｅ基板２内との拡散係数は、ＮｉＧｅ層１５中の方が高く、ＮｉＧｅ層１５の形成後にイオン注入された原子は、ＮｉＧｅ層１５内を拡散し、第１の層１６を形成する。同様に、イオン注入された原子のゲート電極（ＮｉＳｉ）１３内と電極層（Ｓｉ）１３ａ内との拡散係数は、ゲート電極１３中の方が高く、ゲート電極１３の形成後にイオン注入された原子は、ゲート電極１３内を拡散し、第２の層１７を形成する。
しかる後、常法に従い、層間絶縁膜や配線等を形成してゆき、本変形例によるＧｅチャネルのＣＭＯＳＦＥＴ１を完成させる。
本変形例では、ＮｉＧｅ層１５，２５の形成後に第１及び第２の層１６，１７を形成するためのイオン注入を行う。このような方法を用いた場合には、第１及び第２の層１６，１７を形成するためのイオン注入を行ってからゲート電極１３，２３及びＮｉＧｅ層１５，２５の形成を行う場合に比べ（第１の実施形態の図１１〜図１４を参照）、イオン注入時の加速電圧をより高く設定することができる。そのため、加速電圧の下限が高いイオン注入装置も使用することができる等、装置選択の幅を広げることが可能になる。また、この方法では、イオン注入された原子のＮｉＧｅ層１５内とＧｅ基板２内、及びゲート電極（ＮｉＳｉ）１３内と電極層（Ｓｉ）１３ａ内の拡散係数の違いを利用して第１及び第２の層１６，１７を形成することが可能であるが、ＣＭＯＳＦＥＴ１の形成に当たっては、最終的にＮｉＧｅ層１５内及びゲート電極１３内に留まってしまう原子の量やＮｉＧｅ層１５とＧｅ基板２との接合界面及びゲート電極１３とゲート絶縁膜１２との界面まで到達する原子の量に充分留意する。なお、ＮｉＧｅ層１５内及びゲート電極１３内には、その結晶構造に損傷を与えない限り、イオン注入した原子が存在していても構わない。
以上説明したように、本変形例によれば、チャネルを構成する半導体材料にＧｅを用いて高速動作を可能とするとともに、低温且つより簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＧｅチャネルのＣＭＯＳＦＥＴが実現する。
（第２の実施形態）
以下、本発明の第２の実施形態について説明する。ここでは、第１の実施形態で用いたＧｅ基板に代えて、ＧＯＩ（Germanium On Insulator）基板を用いてＣＭＯＳＦＥＴを構成する場合について開示する。なお、説明の便宜上、ＣＭＯＳＦＥＴの構成をその製造方法と共に説明する。
図２０〜図２４は、第２の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。
ここでは、Ｓｉ基板等の支持基板３１ａ上にＳｉＯ2等の絶縁膜３１ｂを介して薄いＧｅ層３１ｃが形成されているＧＯＩ基板３１が用いられている。ＧＯＩ基板３１は、例えば、ＳＯＩ（Silicon On Insulator）基板上に形成したＳｉＧｅ層を酸化してＧｅ組成を増大させる、いわゆる酸化濃縮法等によって形成することが可能である。なお、ＧＯＩ基板３１のＧｅ層３１ｃは、作製するＣＭＯＳＦＥＴ３０の要求特性等に応じ、その膜厚が選択される。
先ず、図２０に示すように、ＧＯＩ基板３１の膜厚約３０ｎｍのＧｅ層３１ｃに、ｎＭＯＳＦＥＴ４０とｐＭＯＳＦＥＴ５０の形成領域を画定するＳＴＩ３２を形成する。そして、ＳＴＩ３２で画定された各領域に対して閾値調整のためのイオン注入を行う。
続いて、図２１に示すように、ｎＭＯＳＦＥＴ４０及びｐＭＯＳＦＥＴ５０の各形成領域に、ＧｅＯＮ，ＳｉＯ2，ＳｉＯＮ，High-k絶縁材料等の絶縁材料を成膜した後、アモルファスＳｉを堆積する。このアモルファスＳｉは比較的低温、ここでは５２５℃程度で例えばＣＶＤ法により成膜される。ここで、アモルファスＳｉの膜厚は、後述するシリサイド工程で完全にＮｉＳｉとなる程度の値、ここでは４０ｎｍ程度とする。
次に、アモルファスＳｉ及び絶縁材料を電極形状に加工し、ゲート絶縁膜４１，５１及び電極層４２ａ，５２ａを形成する。そして、全面を絶縁材料で被覆し、当該絶縁材料を全面異方性エッチング（エッチバック）して、電極層４２ａ，５２ａの両側面にサイドウォール４３，５３を形成する。
続いて、図２２に示すように、ｐＭＯＳＦＥＴ５０の形成領域をレジスト６３でマスクし、ｎＭＯＳＦＥＴ４０の形成領域に、所定の不純物原子としてＰ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等をイオン注入する。これにより、電極層４２ａ，５２ａの両側におけるＧｅ層３１ｃの表層には注入領域４７を、電極層４２ａ，５２ａの表層には注入領域４８をそれぞれ形成する。このイオン注入の条件としては、不純物原子としてＰ，Ａｓ，Ｓｂ等を用いる場合には、例えば、加速電圧が１ｋｅＶ程度、ドーズ量が２×１０14/ｃｍ2〜１×１０15/ｃｍ2程度とする。また、不純物原子としてＳ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧が１０ｋｅＶ程度、ドーズ量が５×１０13/ｃｍ2〜１×１０15/ｃｍ2程度とする。
イオン注入後、レジスト６３を灰化処理等により除去する。
続いて、図２３に示すように、ＭＯＳＦＥＴ４０及びｐＭＯＳＦＥＴ５０の各形成領域を含む全面に、スパッタ法等によりＮｉ膜６４を堆積する。このＮｉ膜６４の膜厚は、後述するＮｉＧｅ層４４，５４の厚み（接合深さ）が最適となるように、ここでは１５ｎｍ程度とする。
そして、Ｎｉ膜６４の堆積後に、Ｎ2雰囲気中、保持温度が３５０℃程度（室温から約２分間で昇温）、保持時間が約１分間のＲＴＡ処理を行い、Ｎｉ膜６４とＧｅ層３１ｃ及び電極層４２ａ，５２ａとを反応させる。ここで、当該ＲＴＡ処理の保持温度としては、第１の実施形態で図１０を用いて上述した考察から得られた適正温度範囲である３５０℃〜５００℃内の値となるように、ここでは３５０℃に設定した次第である。
その後、未反応のＮｉ膜６４を除去する。これにより、図２４に示すように、電極層４２ａ，５２ａのシリサイド化により、ＮｉＳｉからなるゲート電極４２，５２が形成されるとともに、電極層４２ａ，５２ａの両側におけるＧｅ層３１ｃの表層のGermanide化により、ソース／ドレイン領域となるＮｉＧｅ層４４，４５が厚さ（接合深さ）３０ｎｍ程度に形成される。更にこのとき、ＮｉＧｅ層４４とＧｅ層３１ｃとの接合界面には、注入領域４７の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第１の層４５が形成されるとともに、ゲート電極４２とゲート絶縁膜４１との界面には、注入領域４８の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第２の層４６が形成される。
しかる後、常法に従い、層間絶縁膜や配線等を形成してゆき、本実施形態によるＧｅチャネルのＣＭＯＳＦＥＴ３０を完成させる。
この構成により、ｎＭＯＳＦＥＴ４０における電子に対するショットキー障壁高さをより低減するとともに、ｐＭＯＳＦＥＴ５０のみならず、ｎＭＯＳＦＥＴ４０についても適切な閾値を得ることができる。
以上説明したように、本実施形態によれば、チャネルを構成する半導体材料にＧｅ、ここではＧＯＩ基板３１を用いて更なる高速動作を可能とするとともに、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＧｅチャネルのＣＭＯＳＦＥＴが実現する。
（変形例）
ここで、第２の実施形態の変形例について説明する。ここでは、第１の実施形態で説明した構成部材等と同様のものについては同符号を付す。
図２５〜図２７は、第２の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。
先ず、図２０に示したようにＧＯＩ基板３１の膜厚約３０ｎｍのＧｅ層３１ｃにＳＴＩ３２を形成し、閾値調整のためのイオン注入を行った後、図２１に示したように、ゲート絶縁膜４１，５１、ゲート電極４２，５２、サイドウォール４３，５３を形成する。
続いて、図２５に示すように、全面に膜厚１５ｎｍ程度のＮｉ膜６４を堆積した後、図２６に示すように、第２の実施形態で説明した適正温度範囲内の温度で所定時間のＲＴＡ処理を行う。これにより、電極層４２ａ，５２ａのシリサイド化により、ＮｉＳｉからなるゲート電極４２，５２が形成されるとともに、電極層４２ａ，５２ａの両側におけるＧｅ層３１ｃの表層のGermanide化により、ソース／ドレイン領域となるＮｉＧｅ層４４，５４が厚さ（接合深さ）３０ｎｍ程度に形成される。
その後、未反応のＮｉ膜６４を除去する。
そして、このようにゲート電極４２，５２及びＮｉＧｅ層１５，２５を形成した後に、図２７に示すように、ｐＭＯＳＦＥＴ５０の形成領域をレジスト６３でマスクし、ｎＭＯＳＦＥＴ４０の形成領域に、Ｐ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入する。
イオン注入後、レジスト６３を灰化処理等により除去する。
最後に、所定の条件でＲＴＡ処理を行い、イオン注入した原子を拡散、偏析させる。これにより、図２４に示した構造と同様に、ＮｉＧｅ層４４とＧｅ層３１ｃとの接合界面には第１の層４５が形成されるとともに、ゲート電極４２とゲート絶縁膜４１との界面には第２の層４６が形成される。イオン注入された原子のＮｉＧｅ層４４内とＧｅ層３１ｃ内との拡散係数は、ＮｉＧｅ層４４中の方が高く、ＮｉＧｅ層４４の形成後にイオン注入された原子は、ＮｉＧｅ層４４内を拡散し、第１の層４５を形成する。同様に、イオン注入された原子のゲート電極（ＮｉＳｉ）４２内と電極層（Ｓｉ）４２ａ内との拡散係数は、ゲート電極４２中の方が高く、ゲート電極４２の形成後にイオン注入された原子は、ゲート電極４２内を拡散し、第２の層４６を形成する。
しかる後、常法に従い、層間絶縁膜や配線等を形成してゆき、本変形例によるＧｅチャネルのＣＭＯＳＦＥＴ３０を完成させる。
この構成により、ｎＭＯＳＦＥＴ４０における電子に対するショットキー障壁高さをより低減するとともに、ｐＭＯＳＦＥＴ５０のみならず、ｎＭＯＳＦＥＴ４０についても適切な閾値を得ることができる。
本変形例では、ＮｉＧｅ層４４，５４の形成後に第１及び第２の層４５，４６を形成するためのイオン注入を行う。このような方法を用いた場合には、第１及び第２の層４５，４６を形成するためのイオン注入を行ってからゲート電極４２，５２及びＮｉＧｅ層４４，５４の形成を行う場合に比べ（第２の実施形態の図２０〜図２４を参照）、イオン注入時の加速電圧をより高く設定することができる。そのため、加速電圧の下限が高いイオン注入装置も使用することができる等、装置選択の幅を広げることが可能になる。また、この方法では、イオン注入された原子のＮｉＧｅ層４４内とＧｅ層３１ｃ内、及びゲート電極（ＮｉＳｉ）４２内と電極層（Ｓｉ）４２ａ内の拡散係数の違いを利用して第１及び第２の層４５，４６を形成することが可能であるが、ＣＭＯＳＦＥＴの形成に当たっては、最終的にＮｉＧｅ層４４内及びゲート電極４２内に留まってしまう原子の量やＮｉＧｅ層４４とＧｅ層３１ｃとの接合界面及びゲート電極４２とゲート絶縁膜４１との界面まで到達する原子の量に充分留意する。なお、ＮｉＧｅ層４４内及びゲート電極４２内には、その結晶構造に損傷を与えない限り、イオン注入した原子が存在していても構わない。
以上説明したように、本変形例によれば、チャネルを構成する半導体材料にＧｅ、ここではＧＯＩ基板３１を用いて更なる高速動作を可能とするとともに、低温且つより簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＧｅチャネルのＣＭＯＳＦＥＴが実現する。
（第３の実施形態）
以下、本発明の第３の実施形態について説明する。ここでは、第１の実施形態における装置構成において、ソース／ドレイン領域をＮｉＧｅ層とｐ型又はｎ型不純物拡散層との一部重畳構造とする場合について開示する。なお、説明の便宜上、ＣＭＯＳＦＥＴの構成をその製造方法と共に説明する。ここで、第１の実施形態で説明した構成部材等と同様のものについては同符号を付す。
図２８〜図３３は、第３の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。
先ず、第１の実施形態の図１１に示したように、ＳＴＩ３を形成してｐウェル１１及びｎウェル２１を形成した後、図１２に示したように、ゲート絶縁膜１２，２２、電極層１３ａ，２３ａ、サイドウォール１４，２４を形成する。
続いて、図２８に示すように、ｐＭＯＳＦＥＴ８０の形成領域をレジスト６５でマスクし、ｎＭＯＳＦＥＴ７０の形成領域に、所定のｎ型不純物、例えばリン（Ｐ）をイオン注入し、サイドウォール１４，２４の両側におけるＧｅ基板２の表層に注入領域６６を形成する。このイオン注入の条件としては、例えば、加速電圧が１００ｋｅＶ程度、ドーズ量が４×１０15/ｃｍ2程度とする。
続いて、レジスト６５を灰化処理等により除去した後、図２９に示すように、ｎＭＯＳＦＥＴ７０の形成領域をレジスト６７でマスクし、ｐＭＯＳＦＥＴ８０の形成領域に、所定のｐ型不純物、例えばＢＦ2をイオン注入し、サイドウォール１４，２４の両側におけるＧｅ基板２の表層に注入領域６８を形成する。このイオン注入の条件としては、例えば、加速電圧が５０ｋｅＶ程度、ドーズ量が５×１０15/ｃｍ2程度とする。
続いて、レジスト６７を灰化処理等により除去した後、図３０に示すように、Ｎ2雰囲気中、保持温度が５００℃程度、保持時間が約１分間のアニール処理を行い、注入領域６６のｎ型不純物及び注入領域６８のｐ型不純物を活性化し、深いソース／ドレイン領域７１，７２を形成する。
続いて、図３１に示すように、ｐＭＯＳＦＥＴ２０の形成領域をレジスト６１でマスクし、ｎＭＯＳＦＥＴ７０の形成領域に、所定の不純物原子としてＰ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等をイオン注入する。これにより、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層には、深いソース／ドレイン領域７１と重畳する注入領域１８を、電極層１３ａ，２３ａの表層には注入領域１９をそれぞれ形成する。このイオン注入の条件としては、不純物原子としてＰ，Ａｓ，Ｓｂ等を用いる場合には、例えば、加速電圧が１ｋｅＶ程度、ドーズ量が２×１０14/ｃｍ2〜１×１０15/ｃｍ2程度とする。また、不純物原子としてＳ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧が１０ｋｅＶ程度、ドーズ量が５×１０13/ｃｍ2〜１×１０15/ｃｍ2程度とする。
イオン注入後、レジスト６１を灰化処理等により除去する。
続いて、図３２に示すように、ｎＭＯＳＦＥＴ７０及びｐＭＯＳＦＥＴ８０の各形成領域を含む全面に、スパッタ法等によりＮｉ膜６２を堆積する。このＮｉ膜６２の膜厚は、後述するＮｉＧｅ層１５，２５の厚み（接合深さ）が最適となるように、ここでは１５ｎｍ程度とする。
そして、Ｎｉ膜６２の堆積後に、Ｎ2雰囲気中、保持温度が４００℃程度（室温から約２分間で昇温）、保持時間が約１分間のＲＴＡ処理を行い、Ｎｉ膜６２とＧｅ基板２及び電極層１３ａ，２３ａとを反応させる。ここで、当該ＲＴＡ処理の保持温度としては、図１０を用いて上述した考察から得られた適正温度範囲である３５０℃〜５００℃内の値となるように、ここでは４００℃に設定した次第である。
その後、未反応のＮｉ膜６２を除去する。これにより、図３３に示すように、電極層１３ａ，２３ａのシリサイド化により、ＮｉＳｉからなるゲート電極１３，２３が形成されるとともに、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層のGermanide化により、ＮｉＧｅ層１５，２５が厚さ（接合深さ）３０ｎｍ程度に形成される。ここで、ＮｉＧｅ層１５，２５は、深いソース／ドレイン領域７１，７２とその上部で一部重畳するように形成され、ＮｉＧｅ層１５，２５の下部から深いソース／ドレイン領域７１，７２が下方に突出するとともに、ＮｉＧｅ層１５，２５のゲート電極１３，２３側の端部は、深いソース／ドレイン領域７１，７２のゲート電極１５，２５側の端部よりも、ゲート電極１５，２５に近い箇所に位置する形とされる。
即ち本実施形態では、ＮｉＧｅ層１５，２５がＬＤＤ（Light Doped Drain）領域あるいはエクステンション領域となり、深いソース／ドレイン７１，７２と共にソース／ドレイン領域として機能する。ショットキー接合をソース／ドレイン領域として有する半導体装置では、いわゆるジャンクション・リークが問題となることがある。本実施形態では、ＮｉＧｅ層１５，２５と深いソース／ドレイン７１，７２とで上記のような２層構造にソース／ドレイン領域を構成することにより、ショットキー接合に起因するジャンクション・リークを大幅に低減することができる。
更にこのとき、ＮｉＧｅ層１５とＧｅ基板２及びソース／ドレイン領域７１との接合界面には、注入領域１８の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第１の層１６が形成されるとともに、ゲート電極１３とゲート絶縁膜１２との界面には、注入領域１９の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第２の層１７が形成される。
しかる後、常法に従い、層間絶縁膜や配線等を形成してゆき、本実施形態によるＧｅチャネルのＣＭＯＳＦＥＴ６０を完成させる。
以上説明したように、本実施形態によれば、チャネルを構成する半導体材料にＧｅを用いて高速動作を可能とするとともに、ショットキー接合に起因するジャンクション・リークを大幅に低減し、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＧｅチャネルのＣＭＯＳＦＥＴが実現する。
−変形例−
ここで、第３の実施形態の諸変形例について説明する。ここでは、第１の実施形態で説明した構成部材等と同様のものについては同符号を付す。
（変形例１）
図３４〜図３６は、第３の実施形態の変形例１によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。
先ず、図１１に示したように、ＳＴＩ３を形成してｐウェル１１及びｎウェル２１を形成した後、図１２に示したように、ゲート絶縁膜１２，２２、電極層１３ａ，２３ａ、サイドウォール１４，２４を形成する。その後、図２８〜図３０に示したように、深いソース／ドレイン領域７１，７２を形成する。
続いて、図３４に示すように、全面に膜厚１５ｎｍ程度のＮｉ膜６２を堆積した後、図３５に示すように、第１の実施形態で説明した適正温度範囲内の温度で所定時間のＲＴＡ処理を行う。これにより、電極層１３ａ，２３ａのシリサイド化により、ＮｉＳｉからなるゲート電極１３，２３が形成されるとともに、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層のGermanide化により、ＮｉＧｅ層１５，２５が厚さ（接合深さ）３０ｎｍ程度に形成される。ここで、ＮｉＧｅ層１５，２５は、深いソース／ドレイン領域７１，７２とその上部で一部重畳するように形成され、ＮｉＧｅ層１５，２５の下部から深いソース／ドレイン領域７１，７２が下方に突出するとともに、ＮｉＧｅ層１５，２５のゲート電極１３，２３側の端部は、深いソース／ドレイン領域７１，７２のゲート電極１５，２５側の端部よりも、ゲート電極１５，２５に近い箇所に位置する形とされる。
即ち変形例１では、ＮｉＧｅ層１５，２５がＬＤＤ（Light Doped Drain）領域あるいはエクステンション領域となり、深いソース／ドレイン７１，７２と共にソース／ドレイン領域として機能する。ショットキー接合をソース／ドレイン領域として有する半導体装置では、いわゆるジャンクション・リークが問題となることがある。本実施形態では、ＮｉＧｅ層１５，２５と深いソース／ドレイン７１，７２とで上記のような２層構造にソース／ドレイン領域を構成することにより、ショットキー接合に起因するジャンクション・リークを大幅に低減することができる。
その後、未反応のＮｉ膜６２を除去する。
そして、このようにゲート電極１３，２３及びＮｉＧｅ層１５，２５を形成した後に、図３６に示すように、ｐＭＯＳＦＥＴ８０の形成領域をレジスト６１でマスクし、ｎＭＯＳＦＥＴ７０の形成領域に、Ｐ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等を所定の条件でイオン注入する。
イオン注入後、レジスト６１を灰化処理等により除去する。
最後に、所定の条件でＲＴＡ処理を行い、イオン注入した原子を拡散、偏析させる。これにより、図３３に示した構造と同様に、ＮｉＧｅ層１５とＧｅ基板２及びソース／ドレイン領域７１との接合界面には第１の層１６が形成されるとともに、ゲート電極１３とゲート絶縁膜１２との界面には第２の層１７が形成される。イオン注入された原子のＮｉＧｅ層１５内とＧｅ基板２内との拡散係数は、ＮｉＧｅ層１５中の方が高く、ＮｉＧｅ層１５の形成後にイオン注入された原子は、ＮｉＧｅ層１５内を拡散し、第１の層１６を形成する。同様に、イオン注入された原子のゲート電極（ＮｉＳｉ）１３内と電極層（Ｓｉ）１３ａ内との拡散係数は、ゲート電極１３中の方が高く、ゲート電極１３の形成後にイオン注入された原子は、ゲート電極１３内を拡散し、第２の層１７を形成する。
しかる後、常法に従い、層間絶縁膜や配線等を形成してゆき、変形例１によるＧｅチャネルのＣＭＯＳＦＥＴ６０を完成させる。
変形例１では、ＮｉＧｅ層１５，２５の形成後に第１及び第２の層１６，１７を形成するためのイオン注入を行う。このような方法を用いた場合には、第１及び第２の層１６，１７を形成するためのイオン注入を行ってからゲート電極１３，２３及びＮｉＧｅ層１５，２５の形成を行う場合に比べ（第３の実施形態の図２８〜図３３を参照）、イオン注入時の加速電圧をより高く設定することができる。そのため、加速電圧の下限が高いイオン注入装置も使用することができる等、装置選択の幅を広げることが可能になる。また、この方法では、イオン注入された原子のＮｉＧｅ層１５内とＧｅ基板２内、及びゲート電極（ＮｉＳｉ）１３内と電極層（Ｓｉ）１３ａ内の拡散係数の違いを利用して第１及び第２の層１６，１７を形成することが可能であるが、ＣＭＯＳＦＥＴの形成に当たっては、最終的にＮｉＧｅ層１５内及びゲート電極１３内に留まってしまう原子の量やＮｉＧｅ層１５とＧｅ基板２との接合界面及びゲート電極１３とゲート絶縁膜１２との界面まで到達する原子の量に充分留意する。なお、ＮｉＧｅ層１５内及びゲート電極１３内には、その結晶構造に損傷を与えない限り、イオン注入した原子が存在していても構わない。
以上説明したように、変形例１によれば、チャネルを構成する半導体材料にＧｅを用いて高速動作を可能とするとともに、ショットキー接合に起因するジャンクション・リークを大幅に低減し、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＧｅチャネルのＣＭＯＳＦＥＴが実現する。
（変形例２）
図３７〜図４４は、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。
先ず、図１１に示したように、ＳＴＩ３を形成してｐウェル１１及びｎウェル２１を形成する。
続いて、図３７に示すように、図１２と同様にゲート絶縁膜１２，２２、電極層１３ａ，２３ａを形成した後、全面を絶縁材料で被覆し、当該絶縁材料を全面異方性エッチング（エッチバック）して、電極層１３ａ，２３ａの両側面にサイドウォール９１，９２を形成する。これらサイドウォール９１，９２は、図１２のサイドウォール１４，１４よりも幅広で、電極層１３ａ，２３ａよりも低く形成される。このように形成するには、サイドウォール９１，９２の堆積膜厚をサイドウォール１４，１４の堆積膜厚よりも厚く形成すれば良い。
続いて、図３８に示すように、サイドウォール９１，９２が形成された状態で、ｐＭＯＳＦＥＴ１１０の形成領域をレジスト６５でマスクし、ｎＭＯＳＦＥＴ１００の形成領域に、所定のｎ型不純物、例えばリン（Ｐ）をイオン注入し、サイドウォール９１，９２の両側におけるＧｅ基板２の表層に注入領域６６を形成する。このイオン注入の条件としては、例えば、加速電圧が１００ｋｅＶ程度、ドーズ量が４×１０15/ｃｍ2程度とする。
続いて、レジスト６５を灰化処理等により除去した後、図３９に示すように、ｎＭＯＳＦＥＴ１００の形成領域をレジスト６７でマスクし、ｐＭＯＳＦＥＴ１１０の形成領域に、所定のｐ型不純物、例えばＢＦ2をイオン注入し、サイドウォール９１，９２の両側におけるＧｅ基板２の表層に注入領域６８を形成する。このイオン注入の条件としては、例えば、加速電圧が５０ｋｅＶ程度、ドーズ量が５×１０15/ｃｍ2程度とする。
続いて、レジスト６７を灰化処理等により除去した後、図４０に示すように、Ｎ2雰囲気中、保持温度が５００℃程度、保持時間が約１分間のアニール処理を行い、注入領域６６のｎ型不純物及び注入領域６８のｐ型不純物を活性化し、深いソース／ドレイン領域７３，７４を形成する。これら深いソース／ドレイン領域７３，７４は、その電極層１３ａ，２３ａ側の端部がサイドウォール９１，９２の幅により規制されて位置決めされる。即ち、サイドウォール９１，９２を、その幅が所期値となるように調節して形成することにより、深いソース／ドレイン領域７３，７４における電極層１３ａ，２３ａ側の端部の形成位置を所望に制御することができる。サイドウォール９１，９２は、サイドウォール１４，２４よりも幅広に形成されることから、深いソース／ドレイン領域７３，７４の一端部は、第３の実施形態におけるソース／ドレイン領域７１，７２の一端部よりも電極層１３ａ，２３ａから離間した部位に位置することになる。
続いて、所定のエッチング液を用いたウェットエッチング等によりサイドウォール９１，９２を除去する。その後、図４１に示すように、全面を絶縁材料で被覆し、当該絶縁材料を全面異方性エッチング（エッチバック）して、電極層１３ａ，２３ａの両側面にサイドウォール１４，２４を形成する。上述のように、これらサイドウォール１４，２４はサイドウォール９１，９２よりも幅狭に形成される。
続いて、図４２に示すように、ｐＭＯＳＦＥＴ１１０の形成領域をレジスト６１でマスクし、ｎＭＯＳＦＥＴ１００の形成領域に、所定の不純物原子としてＰ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等をイオン注入する。これにより、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層には、深いソース／ドレイン領域７３と重畳する注入領域１８を、電極層１３ａ，２３ａの表層には注入領域１９をそれぞれ形成する。このイオン注入の条件としては、不純物原子としてＰ，Ａｓ，Ｓｂ等を用いる場合には、例えば、加速電圧が１ｋｅＶ程度、ドーズ量が２×１０14/ｃｍ2〜１×１０15/ｃｍ2程度とする。また、不純物原子としてＳ，Ｓｅ，Ｔｅ等を用いる場合には、例えば、加速電圧が１０ｋｅＶ程度、ドーズ量が５×１０13/ｃｍ2〜１×１０15/ｃｍ2程度とする。
イオン注入後、レジスト６１を灰化処理等により除去する。
続いて、図４３に示すように、ｎＭＯＳＦＥＴ１００及びｐＭＯＳＦＥＴ１１０の各形成領域を含む全面に、スパッタ法等によりＮｉ膜６２を堆積する。このＮｉ膜６２の膜厚は、後述するＮｉＧｅ層１５，２５の厚み（接合深さ）が最適となるように、ここでは１５ｎｍ程度とする。
そして、Ｎｉ膜６２の堆積後に、Ｎ2雰囲気中、保持温度が４００℃程度（室温から約２分間で昇温）、保持時間が約１分間のＲＴＡ処理を行い、Ｎｉ膜６２とＧｅ基板２及び電極層１３ａ，２３ａとを反応させる。ここで、当該ＲＴＡ処理の保持温度としては、図１０を用いて上述した考察から得られた適正温度範囲である３５０℃〜５００℃内の値となるように、ここでは４００℃に設定した次第である。
その後、未反応のＮｉ膜６２を除去する。これにより、図４４に示すように、電極層１３ａ，２３ａのシリサイド化により、ＮｉＳｉからなるゲート電極１３，２３が形成されるとともに、電極層１３ａ，２３ａの両側におけるＧｅ基板２の表層のGermanide化により、ＮｉＧｅ層１５，２５が厚さ（接合深さ）３０ｎｍ程度に形成される。ここで、ＮｉＧｅ層１５，２５は、深いソース／ドレイン領域７３，７４とその上部で一部重畳するように形成され、ＮｉＧｅ層１５，２５の下部から深いソース／ドレイン領域７３，７４が下方に突出する形とされる。更にＮｉＧｅ層１５，２５は、深いソース／ドレイン領域７３，７４がその形成時に用いられたサイドウォール９１，９２により、ゲート電極１３，２３から所望距離だけ離れた位置（サイドウォール１４，２４で規制される位置よりもゲート電極１３，２３から離れた位置）に規制されて形成されている。従って、ＮｉＧｅ層１５，２５のゲート電極１３，２３側の端部は、上記の規制に倣って、深いソース／ドレイン領域７３，７４のゲート電極１５，２５側の端部よりも、ゲート電極１５，２５に近い箇所に当該規制どおりに正確に位置する形とされる。
変形例２では、深いソース／ドレイン領域７３，７４とＮｉＧｅ層１５，２５との位置関係が上記のように正確に規制されることにより、ＮｉＧｅ層１５，２５がＬＤＤ（Light Doped Drain）領域あるいはエクステンション領域となり、深いソース／ドレイン７３，７４と共にソース／ドレイン領域として機能する。ショットキー接合をソース／ドレイン領域として有する化合物半導体装置では、いわゆるジャンクション・リークが問題となることがある。変形例２では、ＮｉＧｅ層１５，２５と深いソース／ドレイン７３，７４とで上記のような２層構造にソース／ドレイン領域を構成することにより、ショットキー接合に起因するジャンクション・リークを大幅に低減することができる。
更にこのとき、ＮｉＧｅ層１５とＧｅ基板２及びソース／ドレイン領域７１との接合界面には、注入領域１８の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第１の層１６が形成されるとともに、ゲート電極１３とゲート絶縁膜１２との界面には、注入領域１９の不純物原子が反応過程のＮｉＧｅに押されるようにして偏析して第２の層１７が形成される。
しかる後、常法に従い、層間絶縁膜や配線等を形成してゆき、変形例２によるＧｅチャネルのＣＭＯＳＦＥＴ９０を完成させる。
以上説明したように、変形例２によれば、チャネルを構成する半導体材料にＧｅを用いて高速動作を可能とするとともに、正確にＬＤＤ構造あるいはエクステンション構造を形成することでショットキー接合に起因するジャンクション・リークを大幅に低減し、低温且つ簡易な製造プロセスにより、所望の閾値制御及び高い実効移動度特性を達成するＧｅチャネルのＣＭＯＳＦＥＴが実現する。
なお、変形例２において、深いソース／ドレイン領域７３，７４を形成してサイドウォール９１，９２を除去し、サイドウォール１４，２４を形成した後に、変形例１と同様に、所定の不純物原子としてＰ，Ａｓ，Ｓｂ等またはＳ，Ｓｅ，Ｔｅ等をイオン注入し、しかる後にＮｉ膜６２を形成してＲＴＡ処理を行うようにしても良い。
また、上記した第１〜第３の実施形態及びこれらの変形例において、Ｇｅをチャネル領域に用いた場合、即ちＧｅ基板２又はＧｅ層３１ｃにチャネル領域を形成する場合について例示したが、チャネル領域にＧｅの代わりにＳｉxＧｅ1-x（０＜ｘ＜１）を用いても良い。ここで、ＳｉxＧｅ1-x（０＜ｘ≦０．３）とし、Ｇｅが７０％以上の高濃度とされたＳｉＧｅチャネル領域とすることが好適である。ＳｉＧｅチャネル領域において、Ｇｅの割合が７０％より小さい場合、所望のショットキー障壁高さ及び閾値を得ることが困難となる。
また、上記した第１〜第３の実施形態及びこれらの変形例において、Ｇｅをチャネル領域に用いた場合、即ちＧｅ基板２又はＧｅ層３１ｃにチャネル領域を形成する場合について例示したが、チャネル領域にＧｅの代わりにＳｉxＧｅ1-x（０＜ｘ＜１）を用いても良い。ここで、ＳｉxＧｅ1-x（０．７≦ｘ＜１）とし、Ｓｉが７０％以上の高濃度とされたＳｉＧｅチャネル領域とすることが好適である。ＳｉＧｅチャネル領域において、Ｓｉの割合が７０％より小さい場合、所望のショットキー障壁高さ及び閾値を得ることが困難となる。
また、Ｇｅ，Ｓｉと金属化合物を形成する金属としてＮｉ膜６２，６４を用いた場合について例示したが、ｎＭＯＳＦＥＴのショットキー障壁高さ及び閾値を変調する場合には、Ｎｉの代わりにＰｔやチタン（Ｔｉ）、コバルト（Ｃｏ）等を用いても良い。例えば、Ｔｉ，Ｃｏの場合、Ｇｅ上に成膜した後、所定温度でＲＴＡ処理を行うことにより、良質なチタンゲルマニウム（ＴｉＧｅ）層、コバルトゲルマニウム（ＣｏＧｅ）層を形成することが可能である。また、Ｐｔの場合には、Ｎｉの場合と同様の条件で良質なＰｔＧｅ層を形成することが可能である。
また、ｎＭＯＳＦＥＴ１０，４０，７０，１００のショットキー障壁高さ及び閾値を変調する場合について述べたが、ｐＭＯＳＦＥＴ２０，５０，８０の場合もこれと同様に、適当な不純物原子を用いることにより、そのショットキー障壁高さ及び閾値を変調することが可能である。
具体的には、ｐＭＯＳＦＥＴ２０，５０，８０，１１０のショットキー障壁高さを変調するには、ソース／ドレイン領域となる金属間化合物を形成する金属としてＥｒ，Ｙｂ等を用い、適当な不純物原子として、例えばＩＩＩ族原子、ＶＩ族原子、又はＩＩＩ族原子及びＶＩ族原子、例えばＢ，インジウム（Ｉｎ），Ｇａ，Ｓ等を単独或いは適宜組み合わせて用いることが好適である。
また、ゲート電極１３，２３，４２，５２の材料として、（アモルファス）Ｓｉを用いた場合について例示したが、ゲート電極の材料にＳｉの代わりにＧｅやＳｉxＧｅ1-x（０＜ｘ＜１）、好ましくは０．７≦ｘ＜１とし、ＳｉをＧｅよりも高濃度とした材料を用いても良い。例えばゲート電極の材料にＧｅを用いた場合、ソース／ドレイン領域となるGermanide化とともに、ゲート電極となるGermanide化が行われる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置であって、
前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタは、
Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる半導体領域と、
前記半導体領域上でゲート絶縁膜を介して形成された、Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）を含有する金属間化合物からなるゲート電極と、
前記ゲート電極の両側において、前記半導体領域に形成された、Ｇｅを含有する金属間化合物からなる一対の第１の接合領域と
を含むことを特徴とする半導体装置。
（付記２）前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタの一方は、
前記各第１の接合領域の前記半導体領域との接合界面に、前記接合が形成するショットキー障壁高さを変調させる元素を含有する第１の層と、
前記ゲート電極の前記ゲート絶縁膜との界面に、前記第１の層と同じ前記元素を含有する第２の層と
を更に含むことを特徴とする付記１に記載の半導体装置。
（付記３）前記ゲート電極及び前記各第１の接合領域を構成する前記金属間化合物の金属は、Ｎｉ又はＰｔを含むものであり、
前記ｎチャネル型トランジスタに、前記第１の層及び前記第２の層が形成されており、
前記第１の層及び前記第２の層の前記元素が、Ｖ族原子、ＶＩ族原子、及びＶＩＩ族原子のうちの少なくとも１種であることを特徴とする付記２に記載の半導体装置。
（付記４）前記ゲート電極及び前記各第１の接合領域を構成する前記金属間化合物の金属は、Ｅｒ又はＹｂを含むものであり、
前記ｐチャネル型トランジスタに、前記第１の層及び前記第２の層が形成されており、
前記第１の層及び前記第２の層の前記元素が、ＩＩＩ族原子及びＶＩ族原子のうちの少なくとも１種であることを特徴とする付記２に記載の半導体装置。
（付記５）前記ｎチャネル型トランジスタは、前記半導体領域において、当該各第１の接合領域と一部重畳されて前記各第１の接合領域の下方へ突出するようにｎ型不純物が導入されてなる一対の第２の接合領域を含み、
前記ｐチャネル型トランジスタは、
前記半導体領域において、当該各第１の接合領域と一部重畳されて前記各第１の接合領域の下方へ突出するようにｐ型不純物が導入されてなる一対の第３の接合領域を含むことを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
（付記６）前記各第１の接合領域における前記ゲート電極側の端部は、前記各第２の接合領域及び前記各第３の接合領域における前記ゲート電極側の端部よりも、前記ゲート電極に近い箇所に位置することを特徴とする付記５に記載の半導体装置。
（付記７）前記半導体領域がＳｉxＧｅ1-x（０＜ｘ≦０．３）からなることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
（付記８）ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、
Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる半導体領域上にゲート絶縁膜を介してＳｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる電極膜を堆積した後、前記電極膜を電極形状に加工し、前記半導体領域における前記ｎチャネル型トランジスタの形成領域及び前記ｐチャネル型トランジスタの形成領域の双方に、前記電極膜を残す工程と、
前記各電極膜の両側面に側壁絶縁膜を形成する工程と、
前記各電極膜上を含む前記半導体領域上の全面に、Ｓｉ及びＧｅと金属間化合物を形成し得る金属膜を堆積する工程と、
熱処理を行い、前記金属膜と、前記電極膜の当該金属膜との接触部位及び前記半導体領域の当該金属膜との接触部位とを反応させ、Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）を含有する金属間化合物からなるゲート電極と、前記半導体領域の前記電極膜の両側における表層にＧｅを含有する金属間化合物からなる一対の第１の接合領域とを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記９）前記電極膜がアモルファスＳｉ膜であることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記側壁絶縁膜を形成した後、前記金属膜を堆積する前に、前記半導体領域における前記ｎチャネル型トランジスタの形成領域及び前記ｐチャネル型トランジスタの形成領域の一方に、前記各第１の接合領域の前記半導体領域との接合界面で形成されるショットキー障壁高さを変調させる元素を導入する工程を更に含み、
前記金属膜を堆積した後、前記熱処理により、前記各第１の接合領域を形成するとともに、前記各第１の接合領域の前記半導体領域との接合界面に前記元素を偏析させて第１の層を、前記ゲート電極の前記ゲート絶縁膜との界面に前記元素を偏析させて第２の層をそれぞれ形成することを特徴とする付記８又は９に記載の半導体装置の製造方法。
（付記１１）前記金属膜は、Ｎｉ又はＰｔを含むものであり、
前記ｎチャネル型トランジスタの形成領域に、前記第１の層及び前記第２の層を形成するに際して、
前記第１の層及び前記第２の層の前記元素が、Ｖ族原子、ＶＩ族原子、及びＶＩＩ族原子のうちの少なくとも１種であることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記金属膜は、Ｅｒ又はＹｂを含むものであり、
前記ｐチャネル型トランジスタの形成領域に、前記第１の層及び前記第２の層を形成するに際して、
前記第１の層及び前記第２の層の前記元素が、ＩＩＩ族原子及びＶＩ族原子のうちの少なくとも１種であることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３）前記側壁絶縁膜を形成した後、前記金属膜を堆積する前に、前記ｎチャネル型トランジスタの形成領域には、電極形状とされた前記電極膜をマスクとして当該電極膜の両側における前記半導体領域の表層にｎ型不純物を導入して一対の第２の接合領域を形成し、前記ｐチャネル型トランジスタの形成領域には、電極形状とされた前記電極膜をマスクとして当該電極膜の両側における前記半導体領域の表層にｐ型不純物を導入して一対の第３の接合領域を形成する工程を更に含み、
前記金属膜を堆積した後、前記熱処理により、前記ｎチャネル型トランジスタの形成領域では前記各第２の接合領域と一部重畳して当該第２の接合領域が下方へ突出するように、前記各第１の接合領域を形成し、前記ｐチャネル型トランジスタの形成領域では前記各第３の接合領域と一部重畳して当該第３の接合領域が下方へ突出するように、前記各第１の接合領域を形成することを特徴とする付記８〜１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）前記各第１の接合領域を、その前記ゲート電極側の端部が前記各第２の接合領域及び前記各第３の接合領域における前記ゲート電極側の端部よりも前記ゲート電極に近い箇所に位置するように形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記電極膜を加工した後、前記側壁絶縁膜を形成する前に、前記各電極膜の両側面に、前記各第２の接合領域及び前記各第３の接合領域の形成位置を調節するための前記側壁絶縁膜よりも幅広の調節側壁絶縁膜を形成する工程と、
前記調節側壁絶縁膜が形成された状態で前記各第２の接合領域及び前記各第３の接合領域を形成した後、前記調節側壁絶縁膜を除去する工程とを更に含み、
前記調節側壁絶縁膜を除去した後、前記側壁絶縁膜を形成し、前記各第１の接合領域を形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）前記半導体領域がＳｉxＧｅ1-x（０＜ｘ≦０．３）からなることを特徴とする付記８〜１５のいずれか１項に記載の半導体装置の製造方法。
Ｇｅのバンド構造を示す図である。 アニール温度とショットキー障壁高さの関係を示す図である。 本発明によるＣＭＯＳＦＥＴの構成例を示す概略断面図である。 ショットキー障壁高さの変調メカニズムの説明図である。 ショットキー障壁高さの変調メカニズムの説明図である。 Ａｓ，Ｓｂ注入量とショットキー障壁高さの関係を示す図である。 Ｓ注入量とショットキー障壁高さの関係を示す図である。 ゲート電極をＮｉＳｉで構成したＧｅチャネルのＣＭＯＳＦＥＴの当該ゲート電極の仕事関数を示す図である。 ソース／ドレイン領域となるＮｉＧｅ／Ｇｅ接合の形成時における処理温度とショットキー障壁高さ及びｎ値との関係を示す図である。 ゲート電極及びソース／ドレイン領域の形成時における最適な処理温度を説明するための図である。 第１の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法を工程順に示す概略断面図である。 図１１に引き続き、第１の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法を工程順に示す概略断面図である。 図１２に引き続き、第１の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法を工程順に示す概略断面図である。 図１３に引き続き、第１の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法を工程順に示す概略断面図である。 本発明により得られたＩ−Ｖ特性を示す図である。 本発明により得られた実効移動度を示す図である。 第１の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図１７に引き続き、第１の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図１８に引き続き、第１の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 第２の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２０に引き続き、第２の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２１に引き続き、第２の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２２に引き続き、第２の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２３に引き続き、第２の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 第２の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２５に引き続き、第２の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２６に引き続き、第２の実施形態の変形例によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 第３の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２８に引き続き、第３の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図２９に引き続き、第３の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３０に引き続き、第３の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３１に引き続き、第３の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３２に引き続き、第３の実施形態によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 第３の実施形態の変形例１によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３４に引き続き、第３の実施形態の変形例１によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３５に引き続き、第３の実施形態の変形例１によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３７に引き続き、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３８に引き続き、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図３９に引き続き、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図４０に引き続き、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図４１に引き続き、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図４２に引き続き、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。 図４３に引き続き、第３の実施形態の変形例２によるＧｅチャネルのＣＭＯＳＦＥＴの製造方法における主要工程を工程順に示す概略断面図である。
符号の説明
１，３０，６０，９０ ＣＭＯＳＦＥＴ
２ Ｇｅ基板
３，３２ ＳＴＩ
１０，４０，７０，１００ ｎＭＯＳＦＥＴ
１１ ｐウェル
１２，２２，４１，５１ ゲート絶縁膜
１３，２３，４２，５２ ゲート電極
１４，２４，４３，５３，９１，９２ サイドウォール
１５，２５，４４，５４ ＮｉＧｅ層
１６，４５ 第１の層
１７，４６ 第２の層
１８，１９，４７，４８，６６，６８ 注入領域
２０，５０，８０，１１０ ｐＭＯＳＦＥＴ
２１ ｎウェル
３１ ＧＯＩ基板
３１ａ 支持基板
３１ｂ 絶縁膜
３１ｃ Ｇｅ層
６１，６３，６５，６７ レジスト
６２，６４ Ｎｉ膜
７１，７２，７３，７４ 深いソース／ドレイン領域

Claims (10)

  1. ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置であって、
    前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタは、
    Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる半導体領域と、
    前記半導体領域上でゲート絶縁膜を介して形成された、Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）を含有する金属間化合物からなるゲート電極と、
    前記ゲート電極の両側において、前記半導体領域に形成された、Ｇｅを含有する金属間化合物からなる一対の第１の接合領域と
    を含むことを特徴とする半導体装置。
  2. 前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタの少なくとも一方は、
    前記各第１の接合領域の前記半導体領域との接合界面に、前記接合が形成するショットキー障壁高さを変調させる元素を含有する第１の層と、
    前記ゲート電極の前記ゲート絶縁膜との界面に、前記第１の層と同じ前記元素を含有する第２の層と
    を更に含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極及び前記各第１の接合領域を構成する前記金属間化合物の金属は、Ｎｉ又はＰｔを含むものであり、
    前記ｎチャネル型トランジスタに、前記第１の層及び前記第２の層が形成されており、
    前記第１の層及び前記第２の層の前記元素が、Ｖ族原子、ＶＩ族原子、及びＶＩＩ族原子のうちの少なくとも１種であることを特徴とする請求項２に記載の半導体装置。
  4. 前記ゲート電極及び前記各第１の接合領域を構成する前記金属間化合物の金属は、Ｅｒ又はＹｂを含むものであり、
    前記ｐチャネル型トランジスタに、前記第１の層及び前記第２の層が形成されており、
    前記第１の層及び前記第２の層の前記元素が、ＩＩＩ族原子及びＶＩ族原子のうちの少なくとも１種であることを特徴とする請求項２に記載の半導体装置。
  5. 前記ｎチャネル型トランジスタは、前記半導体領域において、当該各第１の接合領域と一部重畳されて前記各第１の接合領域の下方へ突出するようにｎ型不純物が導入されてなる一対の第２の接合領域を含み、
    前記ｐチャネル型トランジスタは、
    前記半導体領域において、当該各第１の接合領域と一部重畳されて前記各第１の接合領域の下方へ突出するようにｐ型不純物が導入されてなる一対の第３の接合領域を含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記各第１の接合領域における前記ゲート電極側の端部は、前記各第２の接合領域及び前記各第３の接合領域における前記ゲート電極側の端部よりも、前記ゲート電極に近い箇所に位置することを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体領域がＳｉxＧｅ1-x（０＜ｘ≦０．３）からなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、
    Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる半導体領域上にゲート絶縁膜を介してＳｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）からなる電極膜を堆積した後、前記電極膜を電極形状に加工し、前記半導体領域における前記ｎチャネル型トランジスタの形成領域及び前記ｐチャネル型トランジスタの形成領域の双方に、前記電極膜を残す工程と、
    前記各電極膜の両側面に側壁絶縁膜を形成する工程と、
    前記各電極膜上を含む前記半導体領域上の全面に、Ｓｉ及びＧｅと金属間化合物を形成し得る金属膜を堆積する工程と、
    熱処理を行い、前記金属膜と、前記電極膜の当該金属膜との接触部位及び前記半導体領域の当該金属膜との接触部位とを反応させ、Ｓｉ，Ｇｅ又はＳｉxＧｅ1-x（０＜ｘ＜１）を含有する金属間化合物からなるゲート電極と、前記半導体領域の前記電極膜の両側における表層にＧｅを含有する金属間化合物からなる一対の第１の接合領域とを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記側壁絶縁膜を形成した後、前記金属膜を堆積する前に、前記半導体領域における前記ｎチャネル型トランジスタの形成領域及び前記ｐチャネル型トランジスタの形成領域の少なくとも一方に、前記各第１の接合領域の前記半導体領域との接合界面で形成されるショットキー障壁高さを変調させる元素を導入する工程を更に含み、
    前記金属膜を堆積した後、前記熱処理により、前記各第１の接合領域を形成するとともに、前記各第１の接合領域の前記半導体領域との接合界面に前記元素を偏析させて第１の層を、前記ゲート電極の前記ゲート絶縁膜との界面に前記元素を偏析させて第２の層をそれぞれ形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記側壁絶縁膜を形成した後、前記金属膜を堆積する前に、前記ｎチャネル型トランジスタの形成領域には、電極形状とされた前記電極膜をマスクとして当該電極膜の両側における前記半導体領域の表層にｎ型不純物を導入して一対の第２の接合領域を形成し、前記ｐチャネル型トランジスタの形成領域には、電極形状とされた前記電極膜をマスクとして当該電極膜の両側における前記半導体領域の表層にｐ型不純物を導入して一対の第３の接合領域を形成する工程を更に含み、
    前記金属膜を堆積した後、前記熱処理により、前記ｎチャネル型トランジスタの形成領域では前記各第２の接合領域と一部重畳して当該第２の接合領域が下方へ突出するように、前記各第１の接合領域を形成し、前記ｐチャネル型トランジスタの形成領域では前記各第３の接合領域と一部重畳して当該第３の接合領域が下方へ突出するように、前記各第１の接合領域を形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073865A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置、及び半導体装置の製造方法
JP2011139049A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011181617A (ja) * 2010-02-26 2011-09-15 Toshiba Corp 半導体装置及びその製造方法
WO2013105331A1 (ja) * 2012-01-11 2013-07-18 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
WO2014178204A1 (ja) * 2013-05-01 2014-11-06 株式会社 東芝 半導体装置及びその製造方法
KR20160019859A (ko) 2014-08-12 2016-02-22 도쿄엘렉트론가부시키가이샤 게르마늄 막의 성막 방법 및 성막 장치
KR20170104380A (ko) 2016-03-07 2017-09-15 도쿄엘렉트론가부시키가이샤 오목부의 매립 방법 및 처리 장치
KR20180108455A (ko) 2017-03-23 2018-10-04 도쿄엘렉트론가부시키가이샤 가열 방법, 성막 방법, 반도체 장치의 제조 방법, 및 성막 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680629B2 (en) * 2009-06-03 2014-03-25 International Business Machines Corporation Control of flatband voltages and threshold voltages in high-k metal gate stacks and structures for CMOS devices
US8274116B2 (en) * 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
CN103165457A (zh) * 2011-12-15 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
CN103515217A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 金属硅化物层的形成方法和nmos晶体管的形成方法
US9576949B2 (en) * 2012-09-05 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Diode formed of PMOSFET and schottky diodes
KR102061265B1 (ko) 2013-07-23 2019-12-31 삼성전자주식회사 반도체 장치 및 그 제조방법
US10553718B2 (en) 2014-03-14 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with core-shell structures
US9768313B2 (en) * 2015-10-05 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having transition metal dichalcogenide layers with different thicknesses and methods of manufacture
US9812543B2 (en) * 2016-03-04 2017-11-07 Globalfoundries Inc. Common metal contact regions having different Schottky barrier heights and methods of manufacturing same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101588A (ja) * 2003-09-05 2005-04-14 Toshiba Corp 電界効果トランジスタ及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6703291B1 (en) * 2002-12-17 2004-03-09 Intel Corporation Selective NiGe wet etch for transistors with Ge body and/or Ge source/drain extensions
JP4864498B2 (ja) * 2006-03-15 2012-02-01 株式会社東芝 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101588A (ja) * 2003-09-05 2005-04-14 Toshiba Corp 電界効果トランジスタ及びその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010073865A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置、及び半導体装置の製造方法
JP2011139049A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体装置
US8415667B2 (en) 2009-12-04 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011181617A (ja) * 2010-02-26 2011-09-15 Toshiba Corp 半導体装置及びその製造方法
WO2013105331A1 (ja) * 2012-01-11 2013-07-18 独立行政法人産業技術総合研究所 半導体装置及びその製造方法
US9543376B2 (en) 2013-05-01 2017-01-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
WO2014178204A1 (ja) * 2013-05-01 2014-11-06 株式会社 東芝 半導体装置及びその製造方法
KR20160019859A (ko) 2014-08-12 2016-02-22 도쿄엘렉트론가부시키가이샤 게르마늄 막의 성막 방법 및 성막 장치
US9607830B2 (en) 2014-08-12 2017-03-28 Tokyo Electron Limited Method of forming germanium film and apparatus therefor
KR20170104380A (ko) 2016-03-07 2017-09-15 도쿄엘렉트론가부시키가이샤 오목부의 매립 방법 및 처리 장치
US9824919B2 (en) 2016-03-07 2017-11-21 Tokyo Electron Limited Recess filling method and processing apparatus
KR20180108455A (ko) 2017-03-23 2018-10-04 도쿄엘렉트론가부시키가이샤 가열 방법, 성막 방법, 반도체 장치의 제조 방법, 및 성막 장치
US10475665B2 (en) 2017-03-23 2019-11-12 Tokyo Electron Limited Heating method, film forming method, semiconductor device manufacturing method, and film forming apparatus

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