JPS63261754A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63261754A JPS63261754A JP9561287A JP9561287A JPS63261754A JP S63261754 A JPS63261754 A JP S63261754A JP 9561287 A JP9561287 A JP 9561287A JP 9561287 A JP9561287 A JP 9561287A JP S63261754 A JPS63261754 A JP S63261754A
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特にＭ
Ｏ８型集積回路等の多結晶導電体膜と金属膜によって構
成される低抵抗化したゲート電極の電気的特性の均一性
の改良と、ゲート絶縁膜の絶縁破壊を防止した製造方法
に係るものである。
Ｏ８型集積回路等の多結晶導電体膜と金属膜によって構
成される低抵抗化したゲート電極の電気的特性の均一性
の改良と、ゲート絶縁膜の絶縁破壊を防止した製造方法
に係るものである。
従来の技術
電界効果型半導体集積回路において微細で高性能なトラ
ンジスタを得るために、多結晶導電体膜で構成されたゲ
ート電極上に金属膜を形成し熱処理を施して、ゲート電
極の低抵抗化をすることが一般的手法となってきている
。
ンジスタを得るために、多結晶導電体膜で構成されたゲ
ート電極上に金属膜を形成し熱処理を施して、ゲート電
極の低抵抗化をすることが一般的手法となってきている
。
発明が解決しようとする問題点
多結晶導電体膜で構成されたゲート電極上に金属膜を形
成し熱処理を施すと、多結晶導電体膜と金属膜との界面
で相互の構成原子が移動して界面付近が合金化し、低抵
抗化する。しかし、多結晶導電体の結晶粒と結晶粒との
界面、すなわち結晶粒界では多結晶導電体構成原子相互
の結合力が弱いために、金属膜構成原子との原子の置換
が結晶粒内より速（進行し、結晶粒界に沿って針状の金
属が成長しやすい。この金属が大きくなると、ゲート電
極下の絶縁膜を破るためにゲート電極が他の電極と短絡
し、トランジスタの信頼性および製造歩留を下げる原因
となっていた。
成し熱処理を施すと、多結晶導電体膜と金属膜との界面
で相互の構成原子が移動して界面付近が合金化し、低抵
抗化する。しかし、多結晶導電体の結晶粒と結晶粒との
界面、すなわち結晶粒界では多結晶導電体構成原子相互
の結合力が弱いために、金属膜構成原子との原子の置換
が結晶粒内より速（進行し、結晶粒界に沿って針状の金
属が成長しやすい。この金属が大きくなると、ゲート電
極下の絶縁膜を破るためにゲート電極が他の電極と短絡
し、トランジスタの信頼性および製造歩留を下げる原因
となっていた。
本発明はこのような問題点を解決するもので、多結晶導
電体構成原子と金属膜構成原子相互の原子の置換を双方
の膜の界面の限定した部分のみで均質に起こすことで、
ゲート電極の電気抵抗を均一に低減すると同時に、結晶
粒界に沿った針状の金属の成長を防ぎ信頼性を高めた半
導体装置の製造方法を提供するものである。
電体構成原子と金属膜構成原子相互の原子の置換を双方
の膜の界面の限定した部分のみで均質に起こすことで、
ゲート電極の電気抵抗を均一に低減すると同時に、結晶
粒界に沿った針状の金属の成長を防ぎ信頼性を高めた半
導体装置の製造方法を提供するものである。
問題点を解決す、るための手段
この問題点を解決するために本発明は、絶縁膜上に多結
晶導電体膜を形成する工程と、前記多結晶導電体膜表面
を非晶質化する工程と、前記表面を非晶質化した多結晶
導電体膜上に金属薄膜を形成する工程と、前記多結晶導
電体膜上に形成された金属薄膜を熱処理する工程を有す
る半導体装置の製造方法を提供する。
晶導電体膜を形成する工程と、前記多結晶導電体膜表面
を非晶質化する工程と、前記表面を非晶質化した多結晶
導電体膜上に金属薄膜を形成する工程と、前記多結晶導
電体膜上に形成された金属薄膜を熱処理する工程を有す
る半導体装置の製造方法を提供する。
作用
本発明の方法により、多結晶導電体膜に例えばイオン注
入して結晶粒を破砕し多結晶導電体膜表面に非晶質導電
体領域を形成する。非晶質導電体領域の構成原子は、結
晶粒内あるいは結晶粒界の構成原子よりも金属膜原子と
置換しやす（、均質な合金化部位を形成するため、原子
の置換領域を非晶質導電体領域に限定することが可能と
なり、電気抵抗を均一性良く低減でき、また、結晶粒界
に沿った針状の金属の成長を防ぐことが可能となった。
入して結晶粒を破砕し多結晶導電体膜表面に非晶質導電
体領域を形成する。非晶質導電体領域の構成原子は、結
晶粒内あるいは結晶粒界の構成原子よりも金属膜原子と
置換しやす（、均質な合金化部位を形成するため、原子
の置換領域を非晶質導電体領域に限定することが可能と
なり、電気抵抗を均一性良く低減でき、また、結晶粒界
に沿った針状の金属の成長を防ぐことが可能となった。
さらには、ゲート上およびその周辺の表面に選択的に非
晶質導電体領域を形成し金属薄膜を形成して合金化する
と、ゲート上あるいはその周辺以外の領域では合金化が
多結晶導電体膜のほぼ全体に及び、より低抵抗化を図る
ことができる。
晶質導電体領域を形成し金属薄膜を形成して合金化する
と、ゲート上あるいはその周辺以外の領域では合金化が
多結晶導電体膜のほぼ全体に及び、より低抵抗化を図る
ことができる。
実施例
以下、本発明の製造方法をゲート電極に多結晶シリコン
とチタンを組合せた電界効果型トランジスタによる第１
の実施例について第１図（ａ）〜（ｆ）を参照して詳細
に説明する。
とチタンを組合せた電界効果型トランジスタによる第１
の実施例について第１図（ａ）〜（ｆ）を参照して詳細
に説明する。
（１）シリコン基板１００のトランジスタ形成予定部以
外の表面に選択酸化法により 約７００ｎｍの酸化膜１
１０を形成し、トランジスタ形成予定部の表面に約１０
ｒ＋ｍのゲート酸化膜１２０を形成した［第１図（ａ）
］。
外の表面に選択酸化法により 約７００ｎｍの酸化膜１
１０を形成し、トランジスタ形成予定部の表面に約１０
ｒ＋ｍのゲート酸化膜１２０を形成した［第１図（ａ）
］。
（ＩＩ）次いで、シリコン基板１００上に約１１００ｎ
の多結晶シリコン膜１３０を堆積後、ＰＯＣｌ３を用い
て拡散し多結晶シリコン膜１３０を低抵抗化した［第１
図（ｂ）］。
の多結晶シリコン膜１３０を堆積後、ＰＯＣｌ３を用い
て拡散し多結晶シリコン膜１３０を低抵抗化した［第１
図（ｂ）］。
（Ｉ［Ｉ）次いで、多結晶シリコン膜１３０に５ｉＦ３
イオンを加速エネルギ５０ｋｅＶで、ｌＸｌ０”ｃｍ−
２注入し、表面に非晶質化領域１４０を形成した［第１
図（ｃ）１に の時ホトマスク工程により、ゲート電極形成予定部及び
その周辺部分の表面を選択的に非晶質化すると、後述の
工程においてゲート電極形成予定部及びその周辺を除い
た部分を配線領域として用いると、この部分では金属膜
との合金化層が多結晶シリコン膜のほぼ全域に及び、配
線抵抗のより低抵抗化が図れる。配線領域下の酸化膜は
厚いので針状金属が成長しても問題は生じない。
イオンを加速エネルギ５０ｋｅＶで、ｌＸｌ０”ｃｍ−
２注入し、表面に非晶質化領域１４０を形成した［第１
図（ｃ）１に の時ホトマスク工程により、ゲート電極形成予定部及び
その周辺部分の表面を選択的に非晶質化すると、後述の
工程においてゲート電極形成予定部及びその周辺を除い
た部分を配線領域として用いると、この部分では金属膜
との合金化層が多結晶シリコン膜のほぼ全域に及び、配
線抵抗のより低抵抗化が図れる。配線領域下の酸化膜は
厚いので針状金属が成長しても問題は生じない。
（ＩＶ）次いで、物理蒸着法により約１１００ｎのチタ
ン薄膜１５０を堆積し、１０００℃、１０秒の光焼鈍を
行うと合金化層１６０が形成された［第１図（ｄ）］。
ン薄膜１５０を堆積し、１０００℃、１０秒の光焼鈍を
行うと合金化層１６０が形成された［第１図（ｄ）］。
この時、非晶質化領域１４０のシリコンの原子相互の結
合エネルギが、多結晶シリコンの原子相互の結合エネル
ギよりも小さいために、合金化の大部分は非晶質化領域
１４０内で起こった。従って合金化層の厚さが均一とな
るためにゲート電極の電気抵抗が均一となり、また針状
金属が生成されにく（なりゲート酸化膜の破壊を防ぐこ
とができた。
合エネルギが、多結晶シリコンの原子相互の結合エネル
ギよりも小さいために、合金化の大部分は非晶質化領域
１４０内で起こった。従って合金化層の厚さが均一とな
るためにゲート電極の電気抵抗が均一となり、また針状
金属が生成されにく（なりゲート酸化膜の破壊を防ぐこ
とができた。
（Ｖ）次いで、ホトマスク工程でレジストパターンを形
成し、ゲート電極形成予定部及びその周辺部分以外の部
分をドライエツチングしてゲート電極を形成した［第１
図（ｅ）】。
成し、ゲート電極形成予定部及びその周辺部分以外の部
分をドライエツチングしてゲート電極を形成した［第１
図（ｅ）】。
（Ｖｌ）次いで、Ａｓを加速エネルギ８０ｋｅＶで、４
ｘ １０＋５ｃｍ″２イオン注入し、ソース領域１７
０ およびドレイン領域１８０を形成した［第１図（ｆ
）］。
ｘ １０＋５ｃｍ″２イオン注入し、ソース領域１７
０ およびドレイン領域１８０を形成した［第１図（ｆ
）］。
以上の一連の工程によって、所望する電界効果型トラン
ジスタが形成された。
ジスタが形成された。
次に、本発明の製造方法をゲート電極に多結晶シリコン
とチタンを組合せた電界効果型トランジスタによる第２
の実施例について第２図（ａ）〜（ｄ）を参照して詳細
に説明する。
とチタンを組合せた電界効果型トランジスタによる第２
の実施例について第２図（ａ）〜（ｄ）を参照して詳細
に説明する。
（１）シリコン基板２００のトランジスタ形成予定部用
外の表面に選択酸化法により 約７００ｎｍの酸化膜２
１０を形成し、トランジスタ形成予定部の表面に約１０
ｎＩ１１のゲート酸化膜２２０を形成した［第２図（ａ
）］。
外の表面に選択酸化法により 約７００ｎｍの酸化膜２
１０を形成し、トランジスタ形成予定部の表面に約１０
ｎＩ１１のゲート酸化膜２２０を形成した［第２図（ａ
）］。
（ｎ）次いで、シリコン基板２００上に約１０Ｏｒ＋ｎ
＋の多結晶シリコン膜２３０を堆積した［第２図（ｂ）
］。
＋の多結晶シリコン膜２３０を堆積した［第２図（ｂ）
］。
（Ｉｌｌ）次いで、多結晶シリコン膜２３０にＰイオン
を加速エネルギ３０ｋｅＶで、２ Ｘ １０ ” ｃｍ
−２注入し、表面に非晶質化領域２４０を形成した−［
第２図（ｃ）］。
を加速エネルギ３０ｋｅＶで、２ Ｘ １０ ” ｃｍ
−２注入し、表面に非晶質化領域２４０を形成した−［
第２図（ｃ）］。
導電型を決める原子を用いて非晶質化領域２４０を形成
することによって、ＰＯＣｌ３拡散工程を省略できた。
することによって、ＰＯＣｌ３拡散工程を省略できた。
（ＩＶ）次いで、物理蒸着法により約１１００ｎのチタ
ン薄膜２５０を堆積し、１０００℃、１０秒の光焼鈍を
行うと合金化層２６０が形成されると同時に多結晶シリ
コン膜２３０が低抵抗化した［第２図（ｄ）１゜以下、
第１の実施例の工程（Ｖ）〜（Ｖｌ）と同様にして所望
する電界効果型トランジスタが形成された。
ン薄膜２５０を堆積し、１０００℃、１０秒の光焼鈍を
行うと合金化層２６０が形成されると同時に多結晶シリ
コン膜２３０が低抵抗化した［第２図（ｄ）１゜以下、
第１の実施例の工程（Ｖ）〜（Ｖｌ）と同様にして所望
する電界効果型トランジスタが形成された。
従来方法では、多結晶シリコンを熱処理にて合金化した
ものをゲート電極材として用いて電界効果型トランジス
タを形成した場合、前述したように合金化層の厚さが不
均一となり、また針状金属が成長してゲート絶縁膜を破
壊して良好なトランジスタが得られなかった。
ものをゲート電極材として用いて電界効果型トランジス
タを形成した場合、前述したように合金化層の厚さが不
均一となり、また針状金属が成長してゲート絶縁膜を破
壊して良好なトランジスタが得られなかった。
発明の効果
本発明による製造方法によれば、多結晶導電体膜で構成
されたゲート電極上に金属膜を形成し熱処理を施して、
ゲート電極の低抵抗化をする際に多結晶導電体構成原子
と金属膜構成原子相互の原子の置換を双方の膜の界面の
限定した部分のみで均質に起こすことができた。さらに
ゲート電極の電気抵抗の均一な低減化と同時に、結晶粒
界に沿った針状の金属の成長を防ぐことができたので信
頼性を窩めた半導体装面の提供が可能となった。
されたゲート電極上に金属膜を形成し熱処理を施して、
ゲート電極の低抵抗化をする際に多結晶導電体構成原子
と金属膜構成原子相互の原子の置換を双方の膜の界面の
限定した部分のみで均質に起こすことができた。さらに
ゲート電極の電気抵抗の均一な低減化と同時に、結晶粒
界に沿った針状の金属の成長を防ぐことができたので信
頼性を窩めた半導体装面の提供が可能となった。
第１図は本発明による第１の実施例の工程手順を示す概
略断面図、第２図は本発明による第２の実施例の工程手
順を示す概略断面図である。 １３０・・・多結晶シリコン膜、１４０・・・非晶質化
領域、１５０・・・チタン薄膜、１６０・・・合金化層
、２３０・・・多結晶シリコン膜、２４０・・・非晶質
化領域、２５０・・・チタン薄膜、２６０・・・合金化
層。 代理人の氏名 弁理士 中尾敏男 ほか１名第 １ 図 １３０ 多鳶晶シリコン膜 Ｓｉ Ｆ３イオン注入 第１図 第２図 ２２０ ゲート酸化膜 ２３０ ｇＰ詰晶シゾコン膜 ／′ ？２０ クトート１１タイと、Ｒ 第２図 Ｐイオン注入
略断面図、第２図は本発明による第２の実施例の工程手
順を示す概略断面図である。 １３０・・・多結晶シリコン膜、１４０・・・非晶質化
領域、１５０・・・チタン薄膜、１６０・・・合金化層
、２３０・・・多結晶シリコン膜、２４０・・・非晶質
化領域、２５０・・・チタン薄膜、２６０・・・合金化
層。 代理人の氏名 弁理士 中尾敏男 ほか１名第 １ 図 １３０ 多鳶晶シリコン膜 Ｓｉ Ｆ３イオン注入 第１図 第２図 ２２０ ゲート酸化膜 ２３０ ｇＰ詰晶シゾコン膜 ／′ ？２０ クトート１１タイと、Ｒ 第２図 Ｐイオン注入
Claims (7)
- （１）絶縁膜上に多結晶導電体膜を形成する工程と、前
記多結晶導電体膜表面を非晶質化する工程と、前記表面
を非晶質化した多結晶導電体膜上に金属薄膜を形成する
工程と、前記多結晶導電体膜上に形成された金属薄膜を
熱処理する工程を有する半導体装置の製造方法。 - （２）絶縁膜をゲート絶縁膜として使用することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）ゲート絶縁膜上と、その近傍の多結晶導電体膜の
表面のみを選択的に非晶質化することを特徴とする特許
請求の範囲第１項又は第２項記載の半導体装置の製造方
法。 - （４）イオン注入することによって多結晶導電体膜表面
を非晶質化することを特徴とする特許請求の範囲第１項
、第２項又は第３項記載の半導体装置の製造方法。 - （５）イオン注入において導電型を決める原子をイオン
注入することを特徴とする特許請求の範囲第１項ないし
第４項のいずれかに記載の半導体装置の製造方法。 - （６）イオン注入において導電型を決めない原子をイオ
ン注入することを特徴とする特許請求の範囲第１項ない
し第４項のいずれかに記載の半導体装置の製造方法。 - （７）導電型を決めない原子のイオン注入において多結
晶導電体膜を構成する原子と同一の原子をイオン注入す
ることを特徴とする特許請求の範囲第１項ないし第４項
及び第６項のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9561287A JPS63261754A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9561287A JPS63261754A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63261754A true JPS63261754A (ja) | 1988-10-28 |
Family
ID=14142370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9561287A Pending JPS63261754A (ja) | 1987-04-17 | 1987-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63261754A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653494A (ja) * | 1992-07-30 | 1994-02-25 | Nec Corp | 半導体装置 |
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| US6720626B1 (en) | 1998-01-26 | 2004-04-13 | Renesas Technology Corp. | Semiconductor device having improved gate structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-04-17 JP JP9561287A patent/JPS63261754A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (3)
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| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| US6720626B1 (en) | 1998-01-26 | 2004-04-13 | Renesas Technology Corp. | Semiconductor device having improved gate structure |
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