JPH04349667A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04349667A JPH04349667A JP12332591A JP12332591A JPH04349667A JP H04349667 A JPH04349667 A JP H04349667A JP 12332591 A JP12332591 A JP 12332591A JP 12332591 A JP12332591 A JP 12332591A JP H04349667 A JPH04349667 A JP H04349667A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は半導体装置のうち、特に
、ＭＯＳ型ＦＥＴのゲート電極構造並びにその製造方法
に関する。
、ＭＯＳ型ＦＥＴのゲート電極構造並びにその製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳ型ＦＥＴは、シリコン基板表面に
ソース・ドレイン領域を離間形成し、このソース・ドレ
イン領域の間のチャネル領域の上にゲート酸化膜を介し
てゲート電極を配してある。
ソース・ドレイン領域を離間形成し、このソース・ドレ
イン領域の間のチャネル領域の上にゲート酸化膜を介し
てゲート電極を配してある。
【０００３】従来、ゲート電極の材料として、加工し易
いドープドポリシリコンを用いてきたが、低抵抗化のた
めに、高融点金属をドープドポリシリコン上に積層し、
熱処理を施してシリサイド化させたポリサイドも用いる
ようになっている。
いドープドポリシリコンを用いてきたが、低抵抗化のた
めに、高融点金属をドープドポリシリコン上に積層し、
熱処理を施してシリサイド化させたポリサイドも用いる
ようになっている。
【０００４】しかし、ポリシリコンやポリサイドでは抵
抗率がまだ十分低く抑えることができず、ゲート抵抗に
よる周波数特性の制限を受ける。即ち、ＶＨＦ帯以上の
高周波帯域では動作が低下して良好な電力利得を得られ
ない。そこで最近では、更にゲート電極の抵抗率を下げ
る目的でＭｏＳｉ／Ｍｏ／ＭｏＳｉの積層のように、高
融点金属をゲート電極に用いるようになってきている。
抗率がまだ十分低く抑えることができず、ゲート抵抗に
よる周波数特性の制限を受ける。即ち、ＶＨＦ帯以上の
高周波帯域では動作が低下して良好な電力利得を得られ
ない。そこで最近では、更にゲート電極の抵抗率を下げ
る目的でＭｏＳｉ／Ｍｏ／ＭｏＳｉの積層のように、高
融点金属をゲート電極に用いるようになってきている。
【０００５】例えば、このＭｏＳｉ／Ｍｏ／ＭｏＳｉの
積層ゲート電極は、図６のように、ソース領域９、ドレ
イン領域１０が形成された半導体基板１上にゲート酸化
膜２を形成し、その上にＭｏと絶縁層の整合性が悪いた
めまずＭｏＳｉ層４を、次にＭｏ層５、ＭｏＳｉ４１を
順次スパッタリング等の方法で形成し、感光性樹脂６を
マスクに異方性エッチングで不要部分を除去し、形成す
る。
積層ゲート電極は、図６のように、ソース領域９、ドレ
イン領域１０が形成された半導体基板１上にゲート酸化
膜２を形成し、その上にＭｏと絶縁層の整合性が悪いた
めまずＭｏＳｉ層４を、次にＭｏ層５、ＭｏＳｉ４１を
順次スパッタリング等の方法で形成し、感光性樹脂６を
マスクに異方性エッチングで不要部分を除去し、形成す
る。
【０００６】
【発明が解決しようとする課題】上述のようなゲート電
極材料では以下のような問題点がある。
極材料では以下のような問題点がある。
【０００７】第一に、ゲート電極をＭｏＳｉ／Ｍｏ／Ｍ
ｏＳｉ等の、高融点金属の積層構造で形成した場合、抵
抗率はある程度低く抑えることができるが、従来のよう
にスパッタリングによって堆積させただけではあまり大
きな高融点金属の結晶粒子径が期待できず、各々の高融
点金属結晶粒子の界面で生じる抵抗が大きく影響し、高
融点金属の金属結晶が本来有する抵抗率には及ばない。 このため、やはりゲート抵抗による周波数特性の制限を
受け、ＶＨＦ帯以上の高周波数帯域での動作が低下し、
良好な電力利得を得られない。
ｏＳｉ等の、高融点金属の積層構造で形成した場合、抵
抗率はある程度低く抑えることができるが、従来のよう
にスパッタリングによって堆積させただけではあまり大
きな高融点金属の結晶粒子径が期待できず、各々の高融
点金属結晶粒子の界面で生じる抵抗が大きく影響し、高
融点金属の金属結晶が本来有する抵抗率には及ばない。 このため、やはりゲート抵抗による周波数特性の制限を
受け、ＶＨＦ帯以上の高周波数帯域での動作が低下し、
良好な電力利得を得られない。
【０００８】第二には、例えば、Ｍｏを用いた場合、Ｍ
ｏＳｉ／Ｍｏ／ＭｏＳｉの積層膜の成膜後、ＭｏＳｉは
非晶質であるが、Ｍｏは柱状多結晶状態であり、各結晶
粒子が各々の配向性を有しているため、配向性によりエ
ッチングレートが異なる。このため、ゲート電極を形成
するときに、ゲート電極部分を残してエッチングしたと
きに、図７のように、エッチング残さ７が生じる。この
エッチング残さ７はデバイスとしての機能を果たさない
うえ、その後の均一な加工が困難になる。 ［発明の構成］
ｏＳｉ／Ｍｏ／ＭｏＳｉの積層膜の成膜後、ＭｏＳｉは
非晶質であるが、Ｍｏは柱状多結晶状態であり、各結晶
粒子が各々の配向性を有しているため、配向性によりエ
ッチングレートが異なる。このため、ゲート電極を形成
するときに、ゲート電極部分を残してエッチングしたと
きに、図７のように、エッチング残さ７が生じる。この
エッチング残さ７はデバイスとしての機能を果たさない
うえ、その後の均一な加工が困難になる。 ［発明の構成］
【０００９】
【課題を解決するための手段】上述の問題点を解決する
ため、本発明では、半導体基板と、前記半導体基板表面
に離間形成されたソース領域及びドレイン領域と、前記
領域間の半導体基板表面上に設けられたゲート酸化膜と
、前記ゲート酸化膜上に設けられたゲート電極とを有し
、前記ゲート電極は、高融点金属シリサイド層と、前記
高融点金属シリサイド層上に設けられ、一度非晶質化し
た後、再度結晶化形成された高融点金属層と、前記高融
点金属層上に設けられた高融点金属シリサイド層とから
成ることを特徴とする半導体装置を提供する。
ため、本発明では、半導体基板と、前記半導体基板表面
に離間形成されたソース領域及びドレイン領域と、前記
領域間の半導体基板表面上に設けられたゲート酸化膜と
、前記ゲート酸化膜上に設けられたゲート電極とを有し
、前記ゲート電極は、高融点金属シリサイド層と、前記
高融点金属シリサイド層上に設けられ、一度非晶質化し
た後、再度結晶化形成された高融点金属層と、前記高融
点金属層上に設けられた高融点金属シリサイド層とから
成ることを特徴とする半導体装置を提供する。
【００１０】また、半導体基板表面にソース領域及びド
レイン領域を形成する工程と、前記領域間の半導体基板
表面上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の高融点金属シリサイド層を形成する工程
と、前記第１の高融点金属シリサイド層上に高融点金属
層を形成する工程と、前記高融点金属層上に第２の高融
点金属シリサイド層を形成する工程と、前記高融点金属
層を非晶質化する工程と、前記非晶質化工程後、前記第
１の高融点金属シリサイド層及び前記高融点金属層及び
第２の高融点金属シリサイド層をエッチング除去し、ゲ
ート電極を形成する工程と、非晶質化した高融点金属層
を再結晶化し、非晶質化前の結晶粒子径に比較して大き
な結晶粒子径を有する多結晶とする工程とを有すること
を特徴とする半導体装置の製造方法をも提供する。前期
高融点金属層はイオン照射によって非晶質化する事を特
徴とするものであっても良い。ここで、前記高融点金属
はＭｏであっても良い。
レイン領域を形成する工程と、前記領域間の半導体基板
表面上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の高融点金属シリサイド層を形成する工程
と、前記第１の高融点金属シリサイド層上に高融点金属
層を形成する工程と、前記高融点金属層上に第２の高融
点金属シリサイド層を形成する工程と、前記高融点金属
層を非晶質化する工程と、前記非晶質化工程後、前記第
１の高融点金属シリサイド層及び前記高融点金属層及び
第２の高融点金属シリサイド層をエッチング除去し、ゲ
ート電極を形成する工程と、非晶質化した高融点金属層
を再結晶化し、非晶質化前の結晶粒子径に比較して大き
な結晶粒子径を有する多結晶とする工程とを有すること
を特徴とする半導体装置の製造方法をも提供する。前期
高融点金属層はイオン照射によって非晶質化する事を特
徴とするものであっても良い。ここで、前記高融点金属
はＭｏであっても良い。
【００１１】
【作用】ゲートとする高融点金属層にイオン注入して、
高融点金属層をいったん非晶質化し、この後、熱処理を
施して、高融点金属層を再結晶化することにより、高融
点金属層の結晶粒子径を大きくすることができ、結晶粒
子の界面で生じる抵抗を減らし、ゲート電極としての抵
抗率を低くすることができる。
高融点金属層をいったん非晶質化し、この後、熱処理を
施して、高融点金属層を再結晶化することにより、高融
点金属層の結晶粒子径を大きくすることができ、結晶粒
子の界面で生じる抵抗を減らし、ゲート電極としての抵
抗率を低くすることができる。
【００１２】また、高融点金属層を非晶質化しておいて
、ゲート電極を形成するため、ゲート電極を残すエッチ
ングの際に、非晶質な高融点金属層にエッチングが均質
に進み、エッチング残さなしに加工することができる。
、ゲート電極を形成するため、ゲート電極を残すエッチ
ングの際に、非晶質な高融点金属層にエッチングが均質
に進み、エッチング残さなしに加工することができる。
【００１３】
【実施例】以下、本発明の実施例を、図１から図５を参
照しながら詳細に説明する。
照しながら詳細に説明する。
【００１４】図１のように、まず、Ｎ型半導体基板１表
面にＰ型不純物を導入し、ソース領域９、ドレイン領域
１０を離間形成し、ソース領域９、ドレイン領域１０を
含む半導体基板１表面上には膜厚１００ｎｍ 程度のゲ
ート酸化膜２を形成する。無論、ゲート酸化膜２を形成
後に、ソース領域９、ドレイン領域１０を形成しても良
く、ゲート電極を形成してからセルフアラインによって
ソース領域９、ドレイン領域１０を形成しても良い。
面にＰ型不純物を導入し、ソース領域９、ドレイン領域
１０を離間形成し、ソース領域９、ドレイン領域１０を
含む半導体基板１表面上には膜厚１００ｎｍ 程度のゲ
ート酸化膜２を形成する。無論、ゲート酸化膜２を形成
後に、ソース領域９、ドレイン領域１０を形成しても良
く、ゲート電極を形成してからセルフアラインによって
ソース領域９、ドレイン領域１０を形成しても良い。
【００１５】この後、図２のように、ゲート酸化膜２の
上に、スパッタリング等の方法で膜厚１００ｎｍ 程度
のＭｏＳｉによる第１の高融点金属シリサイド層４を形
成する。これはこの後に形成するＭｏ層とゲート酸化膜
２との整合性が悪いために形成するものである。引き続
き、第１の高融点金属シリサイド層４の上に膜厚２５０
ｎｍ 程度のＭｏによる小粒多結晶層５を形成する。こ
の際、Ｍｏの小粒多結晶層５は柱状結晶の多結晶層とな
る。
上に、スパッタリング等の方法で膜厚１００ｎｍ 程度
のＭｏＳｉによる第１の高融点金属シリサイド層４を形
成する。これはこの後に形成するＭｏ層とゲート酸化膜
２との整合性が悪いために形成するものである。引き続
き、第１の高融点金属シリサイド層４の上に膜厚２５０
ｎｍ 程度のＭｏによる小粒多結晶層５を形成する。こ
の際、Ｍｏの小粒多結晶層５は柱状結晶の多結晶層とな
る。
【００１６】次に、図３のように、加速電圧５０ｋｅＶ
、ドーズ量１．０ ×１０１６ｃｍ−２程度で、イオ
ン８として、例えば、ヒ素イオンをイオン注入し、小粒
多結晶層５を非晶質化し、非晶質層５１を形成する。こ
こではヒ素イオンを導入したが、高融点金属を酸化する
など、高融点金属の特性を損なわない限り、導入するイ
オンに制限はない。
、ドーズ量１．０ ×１０１６ｃｍ−２程度で、イオ
ン８として、例えば、ヒ素イオンをイオン注入し、小粒
多結晶層５を非晶質化し、非晶質層５１を形成する。こ
こではヒ素イオンを導入したが、高融点金属を酸化する
など、高融点金属の特性を損なわない限り、導入するイ
オンに制限はない。
【００１７】続いて、Ｍｏのように、酸化等の侵食に弱
い高融点金属を保護するために、スパッタリング法等で
、非晶質層５１上に１００ｎｍ 程度のＭｏＳｉからな
る第２の高融点金属シリサイド層４１を形成する。
い高融点金属を保護するために、スパッタリング法等で
、非晶質層５１上に１００ｎｍ 程度のＭｏＳｉからな
る第２の高融点金属シリサイド層４１を形成する。
【００１８】ここでは、小粒多結晶層５を形成後、引き
続いてイオン注入によって非晶質層５１を形成し、第２
の高融点金属シリサイド層４１を形成したが、小粒多結
晶層５、第２の高融点金属シリサイド層４１を順次形成
した後にイオン注入し、小粒多結晶層５を非晶質化し、
非晶質層５１を形成しても良い。
続いてイオン注入によって非晶質層５１を形成し、第２
の高融点金属シリサイド層４１を形成したが、小粒多結
晶層５、第２の高融点金属シリサイド層４１を順次形成
した後にイオン注入し、小粒多結晶層５を非晶質化し、
非晶質層５１を形成しても良い。
【００１９】次に、図４のように、感光性樹脂６をマス
クとして、異方性エッチング等でゲート電極３を形成す
る。このときに、予めイオン注入によって高融点金属が
非晶質化されて、非晶質層５１が形成されているので、
均質にエッチングが進み、図７に見られるようなエッチ
ング残さ７が残ることがなく、良好にゲート電極３を形
作ることができる。
クとして、異方性エッチング等でゲート電極３を形成す
る。このときに、予めイオン注入によって高融点金属が
非晶質化されて、非晶質層５１が形成されているので、
均質にエッチングが進み、図７に見られるようなエッチ
ング残さ７が残ることがなく、良好にゲート電極３を形
作ることができる。
【００２０】この後、窒素雰囲気中で温度９００ ℃、
時間２０分程度の熱処理を施し、非晶質層５１を再結晶
して再び多結晶化すると、多結晶の各粒子径は巨大化し
て、大粒多結晶層５２とする。この熱処理は、ＭＯＳＦ
ＥＴのソース・ドレイン拡散の熱処理工程に兼ねて行っ
ても良い。
時間２０分程度の熱処理を施し、非晶質層５１を再結晶
して再び多結晶化すると、多結晶の各粒子径は巨大化し
て、大粒多結晶層５２とする。この熱処理は、ＭＯＳＦ
ＥＴのソース・ドレイン拡散の熱処理工程に兼ねて行っ
ても良い。
【００２１】以上では、ＭｏＳｉ／Ｍｏ／ＭｏＳｉの積
層構造でゲート電極３を構成したが、他の高融点金属を
用いた積層構造によってゲート電極３を構成する場合に
おいても、同様に本発明を実施することが可能である。
層構造でゲート電極３を構成したが、他の高融点金属を
用いた積層構造によってゲート電極３を構成する場合に
おいても、同様に本発明を実施することが可能である。
【００２２】
【発明の効果】以上の説明からも明らかなように、エッ
チング前に、予めゲート材料である高融点金属層をイオ
ン注入で非晶質化しておいて、熱処理を施し、再結晶化
させることによって、高融点金属の結晶粒子径を大きく
することができる。このため、結晶粒間の界面で生じる
抵抗を減らすことができ、即ち、ゲート電極全体の抵抗
率を低く、金属結晶の場合に近づけることができる。
チング前に、予めゲート材料である高融点金属層をイオ
ン注入で非晶質化しておいて、熱処理を施し、再結晶化
させることによって、高融点金属の結晶粒子径を大きく
することができる。このため、結晶粒間の界面で生じる
抵抗を減らすことができ、即ち、ゲート電極全体の抵抗
率を低く、金属結晶の場合に近づけることができる。
【００２３】また、高融点金属を非晶質化して多結晶粒
子が持つ配向性を排し、エッチングレートを均一にして
おいてから、ゲート電極を形成するため、従来のような
エッチング残さを残すこと無く、均質な加工が可能にな
る。
子が持つ配向性を排し、エッチングレートを均一にして
おいてから、ゲート電極を形成するため、従来のような
エッチング残さを残すこと無く、均質な加工が可能にな
る。
【図１】本発明の実施例を示す工程断面図である。
【図２】本発明の実施例を示す工程断面図である。
【図３】本発明の実施例を示す工程断面図である。
【図４】本発明の実施例を示す工程断面図である。
【図５】本発明の実施例を示す工程断面図である。
【図６】従来の方法を示す工程断面図である。
【図７】従来の方法を示す工程断面図である。
１ 半導体基板
２ ゲート酸化膜
３ ゲート電極
４ 第１の高融点金属シリサイド層
４１ 第２の高融点金属シリサイド層５ 小粒多結
晶層 ５１ 非晶質層 ５２ 大粒多結晶層 ６ 感光性樹脂 ７ エッチング残さ ８ イオン ９ ソース領域 １０ ドレイン領域
晶層 ５１ 非晶質層 ５２ 大粒多結晶層 ６ 感光性樹脂 ７ エッチング残さ ８ イオン ９ ソース領域 １０ ドレイン領域
Claims (4)
- 【請求項１】半導体基板と、前記半導体基板表面に離間
形成されたソース領域及びドレイン領域と、前記領域間
の半導体基板表面上に設けられたゲート酸化膜と、前記
ゲート酸化膜上に設けられたゲート電極とを有し、前記
ゲート電極は、高融点金属シリサイド層と、前記高融点
金属シリサイド層上に設けられ、一度非晶質化した後、
再度結晶化形成された高融点金属層と、前記高融点金属
層上に設けられた高融点金属シリサイド層とから成るこ
とを特徴とする半導体装置。 - 【請求項２】半導体基板表面にソース領域及びドレイン
領域を形成する工程と、前記領域間の半導体基板表面上
にゲート酸化膜を形成する工程と、前記ゲート酸化膜上
に第１の高融点金属シリサイド層を形成する工程と、前
記第１の高融点金属シリサイド層上に高融点金属層を形
成する工程と、前記高融点金属層上に第２の高融点金属
シリサイド層を形成する工程と、前記高融点金属層を非
晶質化する工程と、前記非晶質化工程後、前記第１の高
融点金属シリサイド層及び前記高融点金属層及び第２の
高融点金属シリサイド層をエッチング除去し、ゲート電
極を形成する工程と、非晶質化した高融点金属層を再結
晶化し、非晶質化前の結晶粒子径に比較して大きな結晶
粒子径を有する多結晶とする工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】前期高融点金属層をイオン照射によって非
晶質化する事を特徴とする特許請求の範囲請求項２記載
の半導体装置の製造方法。 - 【請求項４】前記高融点金属がＭｏであることを特徴と
する特許請求の範囲請求項１乃至請求項２記載の半導体
装置または半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12332591A JPH04349667A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12332591A JPH04349667A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349667A true JPH04349667A (ja) | 1992-12-04 |
Family
ID=14857766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12332591A Pending JPH04349667A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362190B1 (ko) * | 1995-12-16 | 2003-03-06 | 주식회사 하이닉스반도체 | 폴리사이드전극형성방법 |
| JP2011222688A (ja) * | 2010-04-08 | 2011-11-04 | Casio Comput Co Ltd | 薄膜のパターニング方法及び表示パネルの製造方法 |
-
1991
- 1991-05-28 JP JP12332591A patent/JPH04349667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100362190B1 (ko) * | 1995-12-16 | 2003-03-06 | 주식회사 하이닉스반도체 | 폴리사이드전극형성방법 |
| JP2011222688A (ja) * | 2010-04-08 | 2011-11-04 | Casio Comput Co Ltd | 薄膜のパターニング方法及び表示パネルの製造方法 |
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