KR100362190B1 - 폴리사이드전극형성방법 - Google Patents

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KR100362190B1
KR100362190B1 KR1019950050879A KR19950050879A KR100362190B1 KR 100362190 B1 KR100362190 B1 KR 100362190B1 KR 1019950050879 A KR1019950050879 A KR 1019950050879A KR 19950050879 A KR19950050879 A KR 19950050879A KR 100362190 B1 KR100362190 B1 KR 100362190B1
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김천수
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주식회사 하이닉스반도체
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Abstract

본 발명은 전극용 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막 표면을 질화시키는 단계; 상기 표면이 질화된 비정질실리콘막 상에 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 폴리사이드 형성 방법에 관한 것으로, 열적 안정성을 향상시키고, 시이트 저항을 낮추어 전계효과트랜지스터에서는 게이트 부위의 파라스틱(parasitic) 저항이나 소오스/드레인의 시리즈(series) 저항 등을 감소시키는 효과가 있다.

Description

폴리사이드 전극 형성 방법
본 발명은 반도체 소자 제조 공정중 전계효과트랜지스터의 게이트 전극 등에 적용되는 폴리사이드(Polycide) 전극 형성 방법에 관한 것이다.
반도체 소자 제조 공정에서 전극으로 사용되는 폴리실리콘막은 저항이 크기때문에 저항을 낮추기 위해 폴리실리콘막 상에 실리사이드막을 적층하여 형성한 폴리사이드 구조의 전극을 사용하고 있다.
제 1 도는 종래기술에 따라 폴리사이드 구조의 게이트 전극을 갖는 전계효과 트랜지스터의 단면도로서, 도면에서 1은 실리콘 기판, 2는 필드 산화막, 3은 게이트 산화막, 4는 폴리실리콘막, 5는 스페이서, 6은 소오스 및 드레인, 7은 텅스텐 실리사이드막을 각각 나타낸다.
상기 도면에 나타난 바와 같이, 종래에는 텅스텐 실리사이드막(7)과 폴리실리콘막(4)과의 접합상태가 불량하여 시이트 저항(sheet resistance)이 증가하는 경향이 있고 수분 등이 함유될 경우 필링(peeling)이 발생할 소지가 존재하고 있다.
또한, 열적 안정도(thermal stability) 측면에서 후 공정이 진행되면서 개선에 한계점을 나타내고 있다. 이는 폴리실리콘막의 그레인(grain) 사이로 파이프라인(pipeline) 구조가 됨으로써 분리(dissociation)된 물질의 확산 통로 역할을 하기 때문이다.
따라서, 본 발명은 열적 안정도가 높고 저항이 낮은 실리사이드막 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 폴리사이드 전극 형성 방법에 있어서, 소정 공정의 완료된 기판 상에 전극용 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막 표면을 질화시키는 단계; 및 상기 표면이 질화된, 비정질실리콘막 상에 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제 2A 도 내지 제 2C 도는 본 발명의 바람직한 실시에에 따른 전계효과트랜지스터 제조 공정도이다.
먼저, 제 2A 도에 도시된 바와 같이 LDD(lightly doped drain) 구조의 전계 효과트랜지스터를 형성하는데, 이때, 게이트 전극으로 폴리실리콘막 대신에 비정질 실리콘막(24)을 사용하며, 비정질실리콘막(24)을 표면을 RTN(rapid thermal nitridation) 방법으로 질화시켜 질화막(28)을 형성한다. 이때, 비정질실리콘막(24)의 형성은 LPCVD 시스템에서 공정온도를 550℃ 내지 580℃ 정도를 유지하며 두께는 2200Å 내지 2500Å으로 형성하며, 그리고 RTN시 NH3:공기=4:1 비율을 유지하여 750℃에서 3 분간 실시하며 두께는 30Å 이하가 되도록 한다.
RTN 공정은 비정질실리콘막 표면 부위를 미세하게 결정화하여 열적 안정성을 높인다.
미설명 도면부호 21은 실리콘 기판, 22는 필드산화막, 23은 게이트 산화막, 25는 스페이서, 26은 소오스/드레인을 나타낸다.
이어서, 제 2B 도와 같이 질화막(28) 상부 및 소오스/드레인(26)상에 COSi2막(29)을 800Å 정도로 형성하고, 제 2C 도와 같이 COSi2막(29) 상에 TiN막(30)을 형성하여 실리사이드막 형성을 완료한다.
상기와 같은 구조는 폴리실리콘막 상의 COSi2막 구조보다 시이트 저항을 낮춘다.
본 발명은 비정질실리콘막과 그 표면을 RTN 처리로 질화시킨 후 COSi2막을 형성함으로써 열적 안정성을 향상시키고, 시이트 저항을 낮추어 게이트 부위의 파라스틱(parasitic) 저항이나 소오스/드레인의 시리즈(series) 저항 등의 감소 효과를 얻는다.
제 1 도는 종래기술에 따라 폴리사이드 구조의 게이트 전극을 갖는 전계효과 트랜지스터 단면도.
제 2A 도 내지 제 2C 도는 본 발명의 바람직한 실시예에 따른 전계효과트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 필드산화막
23 : 게이트 산화막 24 : 비정질실리콘막
25 : 스페이서 26 : 소오스/드레인
28 : 질화막 29 : COSi2막
30 : TiN막

Claims (6)

  1. 반도체 소자의 폴리사이드 전극 형성 방법에 있어서,
    소정 공정이 완료된 기판 상에 전극용 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막 표면 부위를 미세하게 결정화하여 열적 안정성을 높이도록 상기 비정질실리콘막 표면을 RTN(Rapid Thermal Nitridation) 처리하는 단계; 및
    상기 표면이 RTN 처리된 비정질실리콘막 상에 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 폴리사이드 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 비정질실리콘막은 LPCVD 시스템에서 공정온도를 550℃ 내지 580℃ 정도를 유지하여 형성하는 것을 특징으로 하는 폴리사이드 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 비정질실리콘막의 두께를 2200Å 내지 2500Å으로 형성하는 것을 특징으로 하는 폴리사이드 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 RTN은 NH3:공기=4:1 비율을 유지하여 750℃에서 3분간 실시하는 것을 특징으로 하는 폴리사이드 전극 형성 방법.
  5. 제 1 항에 있어서,
    상기 RTN 처리에 의해 형성되는 질화막 두께를 30Å 이하가 되도록 하는 것을 특징으로 하는 폴리사이드 전극 형성 방법.
  6. 제 1 항에 있어서,
    상기 실리사이드막은 COSi2막 및 TiN막이 차례로 적층된 막인 것을 특징으로 하는 폴리사이드 전극 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6312246A (ja) * 1986-07-04 1988-01-19 Takagami Shoten:Kk 浅漬の製造法
JPS6425475A (en) * 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Mos type semiconductor device
JPH04349667A (ja) * 1991-05-28 1992-12-04 Toshiba Corp 半導体装置及びその製造方法
KR950021113A (ko) * 1993-12-29 1995-07-26 김주용 반도체 소자의 게이트 전극 형성 방법
US5472896A (en) * 1994-11-14 1995-12-05 United Microelectronics Corp. Method for fabricating polycide gate MOSFET devices

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