JPH0653494A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0653494A JPH0653494A JP20281392A JP20281392A JPH0653494A JP H0653494 A JPH0653494 A JP H0653494A JP 20281392 A JP20281392 A JP 20281392A JP 20281392 A JP20281392 A JP 20281392A JP H0653494 A JPH0653494 A JP H0653494A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- semiconductor device
- conductive film
- silicon oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】微細加工に適した寸法変動の少ない構造のゲー
ト電極構造を提供する。 【構成】ポリサイドゲート電極部２１０は、ポリシリコ
ン膜１０５，金属シリサイド膜１０６，膜厚５０ｎｍ前
後の窒化チタン膜１０７，および化学気相成長によるシ
リコン酸化膜１０８からなる積層膜を、レジストパター
ン１０９をサスクにしたエッチングにより得られる。
ト電極構造を提供する。 【構成】ポリサイドゲート電極部２１０は、ポリシリコ
ン膜１０５，金属シリサイド膜１０６，膜厚５０ｎｍ前
後の窒化チタン膜１０７，および化学気相成長によるシ
リコン酸化膜１０８からなる積層膜を、レジストパター
ン１０９をサスクにしたエッチングにより得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置な関し、特に
シリコンＭＯＳ半導体装置における微細なゲート電極部
の構造に関する。
シリコンＭＯＳ半導体装置における微細なゲート電極部
の構造に関する。
【０００２】
【従来の技術】従来、ホットキャリア耐性強化のために
ドレイン構造の工夫がなされ、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ），ＤＤＤ（Ｄｏｕｂｌｅ
Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）等の構造が微細ＭＯＳ
トランジスタに一般的に適用されている。
ドレイン構造の工夫がなされ、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ），ＤＤＤ（Ｄｏｕｂｌｅ
Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）等の構造が微細ＭＯＳ
トランジスタに一般的に適用されている。
【０００３】シリコンＭＯＳ半導体装置の作成方法を示
す断面図である図２を参照すると、ＬＤＤ構造を有する
通常のｎチャネル・ポリサイドゲート・トランジスタ
は、ｐ型のシリコン基板２０１表面にｐ型のチャネルス
トッパ２０２，膜厚３００〜６００ｎｍのフィールド酸
化膜２０３を形成し、さらにその後１０〜２０ｎｍのゲ
ート酸化膜２０４を形成する。次に、ポリサイド電極形
成のため１００〜３００ｎｍのポリシリコン膜２０５，
１００〜３００ｎｍのタングステン，あるいはモリブデ
ン等を含んだ金属シリサイド膜２０６を堆積し、さらに
ＬＤＤ用のスペーサ形成時のエッチバックバッファ層と
して化学気相成長による１５０〜４００ｎｍのシリコン
酸化膜２０８を堆積する〔図２（ａ）〕。
す断面図である図２を参照すると、ＬＤＤ構造を有する
通常のｎチャネル・ポリサイドゲート・トランジスタ
は、ｐ型のシリコン基板２０１表面にｐ型のチャネルス
トッパ２０２，膜厚３００〜６００ｎｍのフィールド酸
化膜２０３を形成し、さらにその後１０〜２０ｎｍのゲ
ート酸化膜２０４を形成する。次に、ポリサイド電極形
成のため１００〜３００ｎｍのポリシリコン膜２０５，
１００〜３００ｎｍのタングステン，あるいはモリブデ
ン等を含んだ金属シリサイド膜２０６を堆積し、さらに
ＬＤＤ用のスペーサ形成時のエッチバックバッファ層と
して化学気相成長による１５０〜４００ｎｍのシリコン
酸化膜２０８を堆積する〔図２（ａ）〕。
【０００４】次に、ホトレジストをスピンコートし、マ
スクパターンを光露光によりレジストに転写し、レジス
トパターン２０９，２０９ａを形成する〔図２
（ｂ）〕。
スクパターンを光露光によりレジストに転写し、レジス
トパターン２０９，２０９ａを形成する〔図２
（ｂ）〕。
【０００５】次に、上記レジストパターン２０９，２０
９ａをエッチングマスクとして、上記シリコン酸化膜２
０８を例えばＣＨＦ3 あるいはＣＦ4 ／Ｈ2 系のガスプ
ラズマで，上記金属シリサイド膜２０６を例えばＳＦ6
／ＨＢｒ等のフッ素系ガスプラズマで，上記ポリシリコ
ン膜２０５を例えばＣＦ4 あるいはＳＦ6 等のフッ素系
ガスプラズマで異方性エッチングする。これによりポリ
サイドゲート電極部２１０，２１０ａが形成される。次
に、レジストパターン２０９，２０９ａを除去し、ポリ
サイドゲート電極部２１０，２１０ａをマスクにしてリ
ン等を１０13〜１０15ｃｍ-2イオン注入し、アニールす
るとｎ- 拡散領域２１１が形成される〔図２（ｃ）〕。
９ａをエッチングマスクとして、上記シリコン酸化膜２
０８を例えばＣＨＦ3 あるいはＣＦ4 ／Ｈ2 系のガスプ
ラズマで，上記金属シリサイド膜２０６を例えばＳＦ6
／ＨＢｒ等のフッ素系ガスプラズマで，上記ポリシリコ
ン膜２０５を例えばＣＦ4 あるいはＳＦ6 等のフッ素系
ガスプラズマで異方性エッチングする。これによりポリ
サイドゲート電極部２１０，２１０ａが形成される。次
に、レジストパターン２０９，２０９ａを除去し、ポリ
サイドゲート電極部２１０，２１０ａをマスクにしてリ
ン等を１０13〜１０15ｃｍ-2イオン注入し、アニールす
るとｎ- 拡散領域２１１が形成される〔図２（ｃ）〕。
【０００６】次に、１５０〜３００ｎｍ厚に化学気相成
長したシリコン酸化膜を堆積し、ＣＨＦ3 等のフロロカ
ーボン・ガスプラズマによりエッチバックすると、ポリ
サイドゲート電極部２１０，２１０ａの側壁にシリコン
酸化膜からなるスペーサ２１２が形成される。最後に、
砒素等を５×１０15ｃｍ-2程度イオン注入し、アニール
により活性化させることにより、ｎ+ 拡散領域２１３が
形成される。ｎ- 拡散領域２１１とｎ+ 拡散領域２１３
とからこのＭＯＳトランジスタのＬＤＤ構造のソース・
ドレイン領域が形成される〔図２（ｄ）〕。その後、絶
縁膜堆積とコンタクト開口とを経てゲート電極２１０，
２１０ａ，ｎ+ 拡散領域２１３等をアルミ等の配線に接
続し、ＭＯＳトランジスタが作成される。
長したシリコン酸化膜を堆積し、ＣＨＦ3 等のフロロカ
ーボン・ガスプラズマによりエッチバックすると、ポリ
サイドゲート電極部２１０，２１０ａの側壁にシリコン
酸化膜からなるスペーサ２１２が形成される。最後に、
砒素等を５×１０15ｃｍ-2程度イオン注入し、アニール
により活性化させることにより、ｎ+ 拡散領域２１３が
形成される。ｎ- 拡散領域２１１とｎ+ 拡散領域２１３
とからこのＭＯＳトランジスタのＬＤＤ構造のソース・
ドレイン領域が形成される〔図２（ｄ）〕。その後、絶
縁膜堆積とコンタクト開口とを経てゲート電極２１０，
２１０ａ，ｎ+ 拡散領域２１３等をアルミ等の配線に接
続し、ＭＯＳトランジスタが作成される。
【０００７】
【発明が解決しようとする課題】前述の従来のＭＯＳ半
導体装置のゲート電極構造では、パターンが密集し，か
つ微細になると、以下に示す問題点があった。
導体装置のゲート電極構造では、パターンが密集し，か
つ微細になると、以下に示す問題点があった。
【０００８】（１）段差上にある金属シリサイド膜，あ
るいはポリシリコン膜からの露光光の反射により、レジ
ストパターン（図２（ｂ）におけるレジストパターン２
０９ａを参照）がくびれる。特に段差が凹面状になり、
反射光が集光する場合は、パターンが完全に失なわれる
場合もある（シリコン酸化膜の吸収はほとんどない）。
このようなレジストパターンをマスクにしてゲート電極
部を形成すると、ゲート電極部（図２（ｃ）におけるポ
リサイドゲート電極部２１０ａ）の幅が細り，その側壁
が垂直にならなくなる。このため、ＭＯＳトランジスタ
の電気特性がばらつき，特にパンチスルー耐性が低下す
る。
るいはポリシリコン膜からの露光光の反射により、レジ
ストパターン（図２（ｂ）におけるレジストパターン２
０９ａを参照）がくびれる。特に段差が凹面状になり、
反射光が集光する場合は、パターンが完全に失なわれる
場合もある（シリコン酸化膜の吸収はほとんどない）。
このようなレジストパターンをマスクにしてゲート電極
部を形成すると、ゲート電極部（図２（ｃ）におけるポ
リサイドゲート電極部２１０ａ）の幅が細り，その側壁
が垂直にならなくなる。このため、ＭＯＳトランジスタ
の電気特性がばらつき，特にパンチスルー耐性が低下す
る。
【０００９】（２）段差上にレジストを塗布すると段差
の上下でレジスト膜厚に差が生じる。図３はベアシリコ
ン上でレジスト膜厚が変動した際のレジストライン（＝
Ｌ）／ライン間隔（＝Ｓ）の多重干渉効果を示したグラ
フである。レジスト膜厚が変動すると、レジストライン
寸法が周期的に変動し、その変動量が微細化するほど大
きくなる。金属シリサイド膜，ポリシリコン膜の反射率
はベアシリコンと同程度（２５〜４０％）であるので、
ほぼ同様の寸法変動が生じる。勿論、下地反射が無い場
合は、周期変動は消失する。
の上下でレジスト膜厚に差が生じる。図３はベアシリコ
ン上でレジスト膜厚が変動した際のレジストライン（＝
Ｌ）／ライン間隔（＝Ｓ）の多重干渉効果を示したグラ
フである。レジスト膜厚が変動すると、レジストライン
寸法が周期的に変動し、その変動量が微細化するほど大
きくなる。金属シリサイド膜，ポリシリコン膜の反射率
はベアシリコンと同程度（２５〜４０％）であるので、
ほぼ同様の寸法変動が生じる。勿論、下地反射が無い場
合は、周期変動は消失する。
【００１０】（３）さらにゲート電極上に化学気相成長
したシリコン酸化膜が存在し、その膜厚変動があると、
その変動量はほぼレジスト膜厚の変動と同様の効果をお
よぼす（シリコン酸化膜の吸収が紫外部にほとんどな
く，かつレジスト／シリコン酸化膜界面で反射がほとん
ど生じないため）。したがって、シリコン酸化膜の膜厚
不均一性が５０ｎｍ前後あるとｉ線（３６５ｎｍ）やＫ
ｒＦエキシマ光（２４９ｎｍ）の場合、図３に示した周
期変動の山と谷とを示すレジスト膜厚差以上の変動に相
当する。
したシリコン酸化膜が存在し、その膜厚変動があると、
その変動量はほぼレジスト膜厚の変動と同様の効果をお
よぼす（シリコン酸化膜の吸収が紫外部にほとんどな
く，かつレジスト／シリコン酸化膜界面で反射がほとん
ど生じないため）。したがって、シリコン酸化膜の膜厚
不均一性が５０ｎｍ前後あるとｉ線（３６５ｎｍ）やＫ
ｒＦエキシマ光（２４９ｎｍ）の場合、図３に示した周
期変動の山と谷とを示すレジスト膜厚差以上の変動に相
当する。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
シリコンＭＯＳ半導体装置のゲート電極部が、ポリシリ
コン膜からなる第１の導電膜，もしくは金属シリサイド
膜からなる第３の導電膜上に、窒化チタン膜，チタン・
タングステン膜，およびチタン膜のうちの１からなる第
２の導電膜が設けられ、この第２の導電膜上には化学気
相成長によるシリコン酸化膜が設けられている。
シリコンＭＯＳ半導体装置のゲート電極部が、ポリシリ
コン膜からなる第１の導電膜，もしくは金属シリサイド
膜からなる第３の導電膜上に、窒化チタン膜，チタン・
タングステン膜，およびチタン膜のうちの１からなる第
２の導電膜が設けられ、この第２の導電膜上には化学気
相成長によるシリコン酸化膜が設けられている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】シリコンＭＯＳ半導体装置の作成方法を示
す断面図である図１を参照すると、本発明の一実施例の
半導体装置は、以下のように形成される。まず、ｐ型の
シリコン基板１０１表面にｐ型のチャネルストッパ１０
２，膜厚３００〜６００ｎｍのフィールド酸化膜１０３
を形成し、さらにその後１０〜２０ｎｍのゲート酸化膜
１０４を形成する。次に、ポリサイド電極形成のため１
００〜３００ｎｍのポリシリコン膜１０５を低圧気相成
長で堆積し、１００〜３００ｎｍのタングステン，ある
いはモリブデン等を含んだ金属シリサイド膜１０６をス
パッタ法で堆積する。続いて、反射防止膜として、窒化
チタン膜１０７を２０〜５０ｎｍスパッタ法で形成す
る。なお、この窒化チタン膜１０７の代りに、同じ膜厚
のチタン・タングステン膜，あるいはチタン膜を形成し
てもよい。さらにＬＤＤ用のスペーサ形成時のエッチバ
ックバッファ層として４００〜５００℃前後の温度で化
学気相成長による１５０〜４００ｎｍのシリコン酸化膜
１０８を堆積する〔図１（ａ）〕。
す断面図である図１を参照すると、本発明の一実施例の
半導体装置は、以下のように形成される。まず、ｐ型の
シリコン基板１０１表面にｐ型のチャネルストッパ１０
２，膜厚３００〜６００ｎｍのフィールド酸化膜１０３
を形成し、さらにその後１０〜２０ｎｍのゲート酸化膜
１０４を形成する。次に、ポリサイド電極形成のため１
００〜３００ｎｍのポリシリコン膜１０５を低圧気相成
長で堆積し、１００〜３００ｎｍのタングステン，ある
いはモリブデン等を含んだ金属シリサイド膜１０６をス
パッタ法で堆積する。続いて、反射防止膜として、窒化
チタン膜１０７を２０〜５０ｎｍスパッタ法で形成す
る。なお、この窒化チタン膜１０７の代りに、同じ膜厚
のチタン・タングステン膜，あるいはチタン膜を形成し
てもよい。さらにＬＤＤ用のスペーサ形成時のエッチバ
ックバッファ層として４００〜５００℃前後の温度で化
学気相成長による１５０〜４００ｎｍのシリコン酸化膜
１０８を堆積する〔図１（ａ）〕。
【００１４】次に、ゲートパターンを形成するため、１
μｍ前後のポジ型のホトレジストをスピンコートし，ス
テッパ等の光露光装置を用いてマスクパターンを露光
し，現像すると、レジストパターン１０９が形成される
〔図１（ｂ）〕。ここで、ホトレジストとしてポジ型レ
ジストを用いたが、ネガ型レジストでもよい。
μｍ前後のポジ型のホトレジストをスピンコートし，ス
テッパ等の光露光装置を用いてマスクパターンを露光
し，現像すると、レジストパターン１０９が形成される
〔図１（ｂ）〕。ここで、ホトレジストとしてポジ型レ
ジストを用いたが、ネガ型レジストでもよい。
【００１５】次に、上記レジストパターン１０９をエッ
チングマスクとして、上記シリコン酸化膜１０８を例え
ばＣＨＦ3 あるいはＣＦ4 ／Ｈ2 系のガスプラズマで，
上記窒化シリコン膜１０７をＣｌ2 系で，上記金属シリ
サイド膜１０６を例えばＳＦ6 ／ＨＢｒ等のフッ素系ガ
スプラズマで，上記ポリシリコン膜１０５を例えばＣＦ
4 あるいはＳＦ6 等のフッ素系ガスプラズマで異方性エ
ッチングする。これによりポリサイドゲート電極部１１
０が形成される。次に、レジストパターン１０９を除去
し、ポリサイドゲート電極部１１０をマスクにしてリン
等を１０13〜１０15ｃｍ-2イオン注入し、アニールする
とｎ- 拡散領域１１１が形成される〔図１（ｃ）〕。
チングマスクとして、上記シリコン酸化膜１０８を例え
ばＣＨＦ3 あるいはＣＦ4 ／Ｈ2 系のガスプラズマで，
上記窒化シリコン膜１０７をＣｌ2 系で，上記金属シリ
サイド膜１０６を例えばＳＦ6 ／ＨＢｒ等のフッ素系ガ
スプラズマで，上記ポリシリコン膜１０５を例えばＣＦ
4 あるいはＳＦ6 等のフッ素系ガスプラズマで異方性エ
ッチングする。これによりポリサイドゲート電極部１１
０が形成される。次に、レジストパターン１０９を除去
し、ポリサイドゲート電極部１１０をマスクにしてリン
等を１０13〜１０15ｃｍ-2イオン注入し、アニールする
とｎ- 拡散領域１１１が形成される〔図１（ｃ）〕。
【００１６】次に、１５０〜３００ｎｍ厚に化学気相成
長したシリコン酸化膜を堆積し、ＣＨＦ3 等のフロロカ
ーボン・ガスプラズマによりエッチバックすると、ポリ
サイドゲート電極部１１０の側壁にシリコン酸化膜から
なるスペーサ１１２が形成される。最後に、砒素等を５
×１０15ｃｍ-2程度イオン注入し、アニールにより活性
化させることにより、ｎ+ 拡散領域１１３が形成され
る。ｎ- 拡散領域１１１とｎ+ 拡散領域１１３とから本
実施例のＭＯＳトランジスタのＬＤＤ構造のソース・ド
レイン領域が形成される〔図１（ｄ）〕。その後、絶縁
膜堆積とコンタクト開口とを経てゲート電極１１０，ｎ
+ 拡散領域１１３等をアルミ等の配線に接続し、ＭＯＳ
トランジスタが作成される。
長したシリコン酸化膜を堆積し、ＣＨＦ3 等のフロロカ
ーボン・ガスプラズマによりエッチバックすると、ポリ
サイドゲート電極部１１０の側壁にシリコン酸化膜から
なるスペーサ１１２が形成される。最後に、砒素等を５
×１０15ｃｍ-2程度イオン注入し、アニールにより活性
化させることにより、ｎ+ 拡散領域１１３が形成され
る。ｎ- 拡散領域１１１とｎ+ 拡散領域１１３とから本
実施例のＭＯＳトランジスタのＬＤＤ構造のソース・ド
レイン領域が形成される〔図１（ｄ）〕。その後、絶縁
膜堆積とコンタクト開口とを経てゲート電極１１０，ｎ
+ 拡散領域１１３等をアルミ等の配線に接続し、ＭＯＳ
トランジスタが作成される。
【００１７】上記一実施例では、５０ｎｍ前後の窒化チ
タン膜１０７により、窒化チタン膜１０７とレジストと
の界面での反射が数％に抑制されるため、レジストパタ
ーン１０９のくびれ，細りは大幅に低減され、段差上下
のレジストパターン１０９の寸法変動もほとんど生じな
い。このため、ＭＯＳトランジスタの電気特性のばらつ
きも低減され，特にパンチスルー耐性の低下は抑制され
る。なお、窒化チタン膜１０７の代りにチタン膜を用い
た場合、反射率はほとんど変わらない。チタン・タング
ステン膜を用いた場合、反射率が１５〜２０％となり、
効果は多少低減する。
タン膜１０７により、窒化チタン膜１０７とレジストと
の界面での反射が数％に抑制されるため、レジストパタ
ーン１０９のくびれ，細りは大幅に低減され、段差上下
のレジストパターン１０９の寸法変動もほとんど生じな
い。このため、ＭＯＳトランジスタの電気特性のばらつ
きも低減され，特にパンチスルー耐性の低下は抑制され
る。なお、窒化チタン膜１０７の代りにチタン膜を用い
た場合、反射率はほとんど変わらない。チタン・タング
ステン膜を用いた場合、反射率が１５〜２０％となり、
効果は多少低減する。
【００１８】なお、上記一実施例のゲート電極部は、ポ
リサイドゲート構造であるが、ポリシリコンゲート構造
の場合にも、本発明を適用することはできる。
リサイドゲート構造であるが、ポリシリコンゲート構造
の場合にも、本発明を適用することはできる。
【００１９】
【発明の効果】以上説明したように本発明の半導体装置
は、ゲート電極部を構成する膜がポリシリコン膜からな
る第１の導電膜と窒化チタン膜，チタン・タングステン
膜，およびチタン膜のうちの１からなる第２の導電膜と
化学気相成長によるシリコン酸化膜との積層膜，もしく
はポリシリコン膜からなる第１の導電膜と金属シリサイ
ド膜からなる第３の導電膜と窒化チタン膜，チタン・タ
ングステン膜，およびチタン膜のうちの１からなる第２
の導電膜と化学気相成長によるシリコン酸化膜との積層
膜からなるため、第２の導電膜が反射防止膜となり、ゲ
ート電極部をエッチングするためのマスクとなりレジス
トパターンの形成に際して、このレジストパターンのく
びれ，細りがなく、かつこのレジストパターンの寸法変
動が大幅に低減される。このため、ゲート電極部の寸法
変動は極めて少なくなり、ゲート電極部の密度が高い場
合にも容易に加工でき、トランジスタ特性のばらつきが
低減され，特にパンチスルー耐性の低下が抑制される。
は、ゲート電極部を構成する膜がポリシリコン膜からな
る第１の導電膜と窒化チタン膜，チタン・タングステン
膜，およびチタン膜のうちの１からなる第２の導電膜と
化学気相成長によるシリコン酸化膜との積層膜，もしく
はポリシリコン膜からなる第１の導電膜と金属シリサイ
ド膜からなる第３の導電膜と窒化チタン膜，チタン・タ
ングステン膜，およびチタン膜のうちの１からなる第２
の導電膜と化学気相成長によるシリコン酸化膜との積層
膜からなるため、第２の導電膜が反射防止膜となり、ゲ
ート電極部をエッチングするためのマスクとなりレジス
トパターンの形成に際して、このレジストパターンのく
びれ，細りがなく、かつこのレジストパターンの寸法変
動が大幅に低減される。このため、ゲート電極部の寸法
変動は極めて少なくなり、ゲート電極部の密度が高い場
合にも容易に加工でき、トランジスタ特性のばらつきが
低減され，特にパンチスルー耐性の低下が抑制される。
【図１】本発明の一実施例を説明するための工程順の断
面図である。
面図である。
【図２】従来の半導体装置をその製造方法に沿って説明
するための工程順の断面図である。
するための工程順の断面図である。
【図３】従来の半導体装置の問題点を説明するためのグ
ラフである。
ラフである。
１０１，２０１ シリコン基板 １０２，２０２ チャネルストッパ １０３，２０３ フィールド酸化膜 １０４，２０４ ゲート酸化膜 １０５，２０５ ポリシリコン膜 １０６，２０６ 金属シリサイド膜 １０７ 窒化チタン膜 １０８，２０８ シリコン酸化膜 １０９，２０９，２０９ａ レジストパターン １１０，２１０，２１０ａ ポリサイドゲート電極部 １１１，２１１ ｎ- 拡散領域 １１２，２１２ スペーサ １１３，２１３ ｎ+ 拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (3)
- 【請求項１】 シリコンＭＯＳ半導体装置のゲート絶縁
膜上に設けられたゲート電極部が、 前記ゲート絶縁膜に直接に接して設けられたポリシリコ
ン膜からなる第１の導電膜と、 前記第１の導電膜上に設けられた窒化チタン膜，チタン
・タングステン膜，およびチタン膜のうちの１からなる
第２の導電膜と、 前記第２の導電膜上に設けられた化学気相成長による第
１のシリコン酸化膜とからなることを特徴とする半導体
装置。 - 【請求項２】 前記ゲート電極部が、前記第１の導電膜
と前記第２の導電膜との間に、金属シリサイド膜からな
る第３の導電膜を有することを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記ゲート電極部の側壁に、化学気相成
長による第２のシリコン酸化膜からなるスペーサを有す
ることを特徴とする請求項１，あるいは請求項２記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202813A JP2903883B2 (ja) | 1992-07-30 | 1992-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202813A JP2903883B2 (ja) | 1992-07-30 | 1992-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653494A true JPH0653494A (ja) | 1994-02-25 |
| JP2903883B2 JP2903883B2 (ja) | 1999-06-14 |
Family
ID=16463630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202813A Expired - Fee Related JP2903883B2 (ja) | 1992-07-30 | 1992-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903883B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856877A1 (en) * | 1997-01-31 | 1998-08-05 | Texas Instruments Incorporated | Process for forming integrated circuits using multistep plasma etching |
| US6261934B1 (en) | 1998-03-31 | 2001-07-17 | Texas Instruments Incorporated | Dry etch process for small-geometry metal gates over thin gate dielectric |
| US6924525B2 (en) | 1996-01-12 | 2005-08-02 | Hitachi, Ltd. | Semiconductor integrated circuit device including memory cell section having capacitor over bitline structure and with the memory and peripheral sections having contact plug structures containing a barrier film and effecting electrical contact with misfets of both memory and peripheral sections |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312132A (ja) * | 1986-07-03 | 1988-01-19 | Sony Corp | 半導体装置の製造方法 |
| JPS63261754A (ja) * | 1987-04-17 | 1988-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01157570A (ja) * | 1987-04-24 | 1989-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-07-30 JP JP4202813A patent/JP2903883B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312132A (ja) * | 1986-07-03 | 1988-01-19 | Sony Corp | 半導体装置の製造方法 |
| JPS63261754A (ja) * | 1987-04-17 | 1988-10-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01157570A (ja) * | 1987-04-24 | 1989-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924525B2 (en) | 1996-01-12 | 2005-08-02 | Hitachi, Ltd. | Semiconductor integrated circuit device including memory cell section having capacitor over bitline structure and with the memory and peripheral sections having contact plug structures containing a barrier film and effecting electrical contact with misfets of both memory and peripheral sections |
| EP0856877A1 (en) * | 1997-01-31 | 1998-08-05 | Texas Instruments Incorporated | Process for forming integrated circuits using multistep plasma etching |
| US6607985B1 (en) | 1997-01-31 | 2003-08-19 | Texas Instruments Incorporated | Gate stack and etch process |
| US6261934B1 (en) | 1998-03-31 | 2001-07-17 | Texas Instruments Incorporated | Dry etch process for small-geometry metal gates over thin gate dielectric |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2903883B2 (ja) | 1999-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5604157A (en) | Reduced notching of polycide gates using silicon anti reflection layer | |
| US5838051A (en) | Tungsten policide contacts for semiconductor devices | |
| US5585299A (en) | Process for fabricating a semiconductor electrostatic discharge (ESD) protective device | |
| US5801399A (en) | Semiconductor device with antireflection film | |
| US6004853A (en) | Method to improve uniformity and the critical dimensions of a DRAM gate structure | |
| KR100240880B1 (ko) | 반도체 장치의 게이트 전극 형성 방법 | |
| US5801427A (en) | Semiconductor device having a polycide structure | |
| US6015741A (en) | Method for forming self-aligned contact window | |
| US6043116A (en) | Method of fabricating self-align-contact | |
| US6153457A (en) | Method of fabricating self-align-contact | |
| JP2796249B2 (ja) | 半導体記憶装置の製造方法 | |
| US6169025B1 (en) | Method of fabricating self-align-contact | |
| US6770532B2 (en) | Method for fabricating memory unit with T-shaped gate | |
| JP2903883B2 (ja) | 半導体装置の製造方法 | |
| JPH06163572A (ja) | Ｍｏｓ電界効果トランジスタの製造方法 | |
| US5512500A (en) | Method of fabricating semiconductor device | |
| US6159806A (en) | Method for increasing the effective spacer width | |
| US5872055A (en) | Method for fabricating polysilicon conducting wires | |
| KR20040007949A (ko) | 반도체 소자의 제조 방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR0123745B1 (ko) | 반도체 장치의 콘택 형성방법 | |
| KR100702118B1 (ko) | 반도체 소자의 제조방법 | |
| JPH1116909A (ja) | 半導体装置及びその製造方法 | |
| JPH0846186A (ja) | 半導体装置 | |
| KR0172768B1 (ko) | 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |
|
| LAPS | Cancellation because of no payment of annual fees |