JPH09148455A - 装置の製造方法 - Google Patents

装置の製造方法

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JPH09148455A
JPH09148455A JP8110633A JP11063396A JPH09148455A JP H09148455 A JPH09148455 A JP H09148455A JP 8110633 A JP8110633 A JP 8110633A JP 11063396 A JP11063396 A JP 11063396A JP H09148455 A JPH09148455 A JP H09148455A
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Abstract

(57)【要約】 【課題】 基板上にｐ+ゲートとｎ+ゲートを形成する方
法を提供する。 【解決手段】 本発明のプロセスによれば、ｎ型領域お
よびｐ型領域を有し、かつその上に形成された二酸化シ
リコンの層を有する半導体基板の上にアモルファスシリ
コンあるいは多結晶シリコンの層を形成し、この基板を
低温アニールにさらす。金属珪化物層がその後この基板
上に形成され、ｎ型ドーパント、ｐ型ドーパントがこの
ようにして得られた構造物内に注入される。ｎ型ドーパ
ントが基板内に注入された後窒素注入が行われる。この
窒素注入は、ｐ型ドーパントが珪化物層を貫通してｎ+
ゲート内に注入する量を低減する。その後、誘電体材料
が構造体上に形成され、パターン化される。その後、こ
の構造体をさらに処理し、構造体のｎ領域とｐ領域上の
ゲートスタックを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造方
法に関する。
【０００２】
【従来の技術】多くのＣＭＯＳを組み込んだ回路は、Ｐ
ＭＯＳとＮＭＯＳの両方に対し、ｎ+ゲート材料を用い
てる。しかしゲート長さが短くなり動作電圧が２．５Ｖ
以下になるとＰＭＯＳ用のｐ+ ゲートを利用する傾向が
ある。このＰ+ ゲートＰＭＯＳトランジスタ（表面チャ
ネル素子）は、良好なショートチャネル性能と良好なし
きい値電圧とｎ+ ゲートのＰＭＯＳ素子（埋め込み型チ
ャネル素子）よりはチャネル長の依存性の少ないサブし
きい値スイングを示す。
【０００３】通常ｐ+ ゲートは、ポリシリコン層を堆積
しその後ドーピングすることにより形成される。通常こ
のポリシリコンは、ボロンあるいはＢＦ2 でもってドー
ピングされる。しかしポリシリコンがボロンをイオン注
入することによりドーピングされる場合には、ドーパン
ト種（ボロン）はポリシリコンを貫通し（チャネル減少
と称する）基板内に入り込みしきい値電圧を変化させて
しまう。ポリシリコンがＢＦ2 （あるいはより大きな
種）でドーピングされている場合には、チャネリングの
発生は少なくなる。しかし、ポリシリコン層内のフッ素
の存在により後続の熱処理の間、ゲート酸化物を貫通し
て基板内にボロンが拡散する傾向がある。このためしき
い値電圧は、悪影響を受ける。
【０００４】Ｎ+ ゲートは、通常ＰとＡｓをドープした
ポリシリコンから形成される。このＰとＡｓの両方とも
ボロン原子よりも大きいためにチャネリングの問題は、
ｎ+ゲートの素子の問題よりも深刻ではない（ただしポ
リシリコンの厚さが同一の場合）。
【０００５】二重ゲート構造のＣＭＯＳ（ＰＭＯＳに対
してｐ+ ポリシリコン、ＮＭＯＳに対してはｎ+ ポリシ
リコン）においては、イオン注入の間のドーパントチャ
ネリングは、問題ではない。特にボロンは、注入後の熱
アニールステップの間薄い下のゲート酸化物を介して、
ｐ+ ポリシリコンからチャネル領域に拡散する傾向があ
る。この傾向は、フッ素により増大する。金属珪化物を
用いるゲート構造においては、ｎ型ドーパントとｐ型ド
ーパントの両方とも側面方向に拡散する傾向があり、こ
れにより隣接する素子のゲートをクロスしてドーピング
し、そして素子のしきい値電圧に大きな受け入れ難いほ
どのシフトが発生する。
【０００６】チャネリングの問題に対する１つの解決方
法は、ゲートポリシリコン材料を厚くすることである。
３６００オングストローム（以下Ａで表す）のポリシリ
コン厚さを有するゲートは、現在使用されている注入エ
ネルギに対するチャネリングに対し受け入れ可能な抵抗
である。しかしこのような厚さのゲートは、後続の処理
を難しくする形状となる。
【０００７】薄いｎ+ ゲートを製造する素子業者は、ド
ーパントチャネルの量を減らすためにポリシリコンをタ
ングステン珪化物で、そしてその後二酸化シリコンでも
ってポリシリコンをカバーする。この二酸化シリコン層
は、タングステン珪化物を結晶化させるのに充分なほど
高い温度でもって形成される。二酸化シリコン層が形成
された後ゲートには、Ｐのようなｎ型ドーパントが注入
される。
【０００８】米国特許第５，２７８，０９６号によれ
ば、下の珪化物層にボロンを注入するのに充分なエネル
ギでもって珪化物層の上に形成された誘電体層内にボロ
ンを導入することを開示している。次に従来技術を図１
に基づいて説明する。同図においてシリコン基板１０
は、順番にその上に酸化物層１２とアンドープポリシリ
コン層１４とタングステン珪化物層１８とオプションと
して誘電体層２０（例えば、ＰＥＴＥＯＳ，ＰＥＣＶＤ
窒化物，低温酸化物，スピンオンガラス）が形成され
る。前掲の特許は、ｐ+ ドーパント２３をタングステン
珪化物層１８の上に直接あるいは誘電体層２０の上に直
接導入する。アニールステップを実行してｐ+ドーパン
ト２３を下のアンドープポリシリコン層１４に移送させ
る。この延長プロセスとして、（Yu, D.C.H., et al.,
"Novel n+/p+ Dual-Gate Surface-Channel CMOS Devic
e Fabrication and Characterization," 1994 IEDM Tec
hnical Digest, page 489 (1994)） ではドープした珪
化物層の上にチタン窒化物（ＴｉＮ）シャント層を形成
している。前掲の文献に記載されたプロセスは、ｎ+／
ｐ+インタフェース領域内にＷＳｉX ポリサイド層をエ
ッチングで除去し、ＴｉＮシャント層を形成するために
さらにマスキングステップを必要とする。このようなス
テップは、従来の二重ゲートＣＭＯＳプロセスでは必要
とされなかった。前掲の文献に記載されたプロセスは、
後続のアニールステップの間ｐ+ ドーパントがｎ+ ゲー
ト領域に拡散する量あるいはその逆の量の両方を制御し
ているがさらに単純なプロセスが望ましい。
【０００９】
【発明が解決しようとする課題】本発明の方法は、より
単純なプロセスでＣＭＯＳ素子を形成することである。
【００１０】
【課題を解決するための手段】本発明のプロセスによれ
ばＣＭＯＳ素子は、半導体基板のｎ型領域およびｐ型領
域上に前もって形成された薄い１００Ａ（以下Ａはオン
グストロームの略号とする）のゲート酸化物層の上にア
モルファスシリコンあるいは多結晶シリコンの層を形成
することにより形成される。通常この基板は、シリコン
製基板である。このポリシリコン層を再結晶化するため
に基板上にポリシリコン層が形成された後、基板を不活
性雰囲気中で７００℃以下の温度で３時間以上アニール
することが好ましい。この再結晶化時間と温度は、層の
厚さに依存し当業者は、再結晶化の適当な条件を適宜選
択することができる。
【００１１】耐火金属珪化物層が、その後このポリシリ
コン層の上に形成される。標準のリソグラフ技術を用い
て耐火金属珪化物層上にマスクを形成し、基板のｐ型領
域上の耐火金属珪化物層の一部を選択的に露出させる。
ｎ型ドーパントが標準の注入エネルギとドーパント濃度
を用いて耐火金属珪化物層のこの露出部分に注入され
る。ＡｓとＰが、適当なｎ型ドーパントの例である。耐
火金属珪化物層の露出部分は、その後窒素イオン注入プ
ロセスで処理される。少なくとも約５×１０14原子／ｃ
ｍ2 の窒素ドーズ量が耐火金属珪化物層の露出領域に導
入される。ｎ型ドーパントと窒素のドーズ量は、設計的
選択事項で形成されたポリシリコン層の厚さ（即ちある
範囲内でポリシリコン層が薄くなると、ある範囲内でド
ーズ量が少なくなる）と素子の性能に影響を及ぼす他の
パラメータとに依存する。一般的に述べるとｎ型ドーパ
ントのドーズ量は、１×１０15／ｃｍ2 から５×１０15
／ｃｍ2 の範囲内にある。その後このマスクが、除去さ
れ通常の処理技術を用いて第２マスクが耐火金属珪化物
層の上に形成される。基板のｎ型領域上の耐火金属珪化
物層の一部は、マスクの一部あるいは複数の部分を介し
て露出される。ｐ型ドーパント（例、ＢあるいはＢＦ
2 ）がその後耐火金属珪化物層の露出部分に導入され
る。
【００１２】その後この素子は、従来公知のプロセスを
用いてウェハ上に形成される。しかし、後続の熱アニー
ルステップにおいては、高温の急速熱アニールステップ
（即ち、素子が形成される基板に対し１０００℃以上の
温度で１分間以下の時間の熱処理ステップ）は必要とさ
れず、あるいは７５０℃を超える炉内アニールで処理さ
れることはない。高速熱アニールの前に７５０℃以上の
炉内アニールは、急速熱アニールステップの前にｎ型ド
ーパントとｐ型ドーパントの両方の側面方向の拡散を増
加させる。急速熱アニールの後、７５０℃以上の炉内ア
ニールは、ポリシリコン層のｐ型ドーパントの活性レベ
ルを低減させる。
【００１３】
【発明の実施の形態】本発明の製造プロセスを図２−４
に示す。ＣＭＯＳ素子がシリコン基板１０内にｐ型領域
２０とｎ型領域３０を形成することにより製造される。
通常基板１０は、シリコン製基板である。この基板のｎ
型領域とｐ型領域とは標準のプロセス技術を用いて形成
され、例えばこれは米国特許第４，４３５，８９６号に
記載されたツインタブプロセスである。
【００１４】フィールド酸化物層４０がシリコン基板１
０の表面上のｎ型領域３０とｐ型領域２０とを分離す
る。このフィールド酸化物層４０は、例えば炉内酸化の
ような標準の技術を用いて基板上に形成される。通常フ
ィールド酸化物層４０は、２０００Ａから４０００Ａの
厚さを有する。フィールド酸化物層４０を形成した後、
薄いゲート酸化物層４５がシリコン基板１０の露出部分
に形成される。この薄いゲート酸化物層４５は、少なく
とも５０Ａの厚さを有するのが好ましい。この薄いゲー
ト酸化物層４５は標準のプロセス技術を用いて形成され
る。
【００１５】アモルファスシリコンあるいはポリシリコ
ンからなるシリコン層５０が、基板表面上に形成され
る。通常このシリコン層５０は、２０ｎｍから３００ｎ
ｍの厚さを有する。ポリシリコン製のシリコン層５０の
場合には、５０ｎｍから１００ｎｍの厚さが好ましい。
最低の厚さは、フィルムの均一性およびゲートスタッグ
の形成のパターン化の必要性に適合するようにして特定
される。酸化シリコン製基板上にアモルファスシリコン
あるいはポリシリコン層を形成する条件は公知である。
【００１６】シリコン層５０が酸化基板表面上に形成さ
れた後、基板を窒素雰囲気中で７００℃以下の低温で３
時間以上アニールして、アモルファスシリコンあるいは
ポリシリコンを再結晶化するのが好ましい。他の再結晶
化の従来技術も適宜利用できる。しかし再結晶化は、７
００℃以下の温度でおこさせ余分の表面粗さを回避する
のが好ましい。次に図３に示すように、その後耐火金属
珪化物層６０がシリコン層５０の上に形成される。適当
な金属珪化物材料の例は、例えばタングステン珪化物，
タンタル珪化物，コバルト珪化物である。この金属珪化
物は、通常室温から４００℃の範囲内でスパッタリング
により形成される。このスパッタリングプロセスは、比
較的アモルファスな層を生成し、後で注入されたドーパ
ントのチャネリング減少を促進させるような結晶粒子
（crystalline grains）を示さない。一般的に耐火金属
珪化物層６０は、３００Ａから３０００Ａの範囲の厚さ
を有する。この範囲内の厚さの層により提供されるコン
ダクタンスのために耐火金属珪化物層６０は、約１００
０Ａから２０００Ａの厚さが好ましい。ＣＶＤのような
他の従来技術も耐火金属珪化物層の形成に用いることが
できる。
【００１７】シリコン基板１０のｐ型領域２０上の耐火
金属珪化物層６０の一部を選択的に露出するために、標
準のリソグラフ技術を用いて第１マスク７０を耐火金属
珪化物層６０の上に形成する。ｎ型ドーパント８０が耐
火金属珪化物層６０の露出部分６２に注入される。Ａｓ
がｎ型ドーパントの一例である。図４に示すように耐火
金属珪化物層６０の露出部分６２は、その後窒素注入９
０にさらされる。少なくとも５×１０14原子／ｃｍ2 の
窒素ドーパント濃度が耐火金属珪化物層の露出部分に導
入される。実際のドーパント濃度は、設計的事項である
が１×１０15原子／ｃｍ2 から５×１０15原子／ｃｍ2
の範囲が好ましい。
【００１８】その後第１マスク７０が除去され、第２マ
スク１００が耐火金属珪化物層６０の上に形成される。
シリコン基板１０のｎ型領域３０上の耐火金属珪化物層
６０の露出部分６３は、その後第２マスク１００の一部
あるいは複数の部分を介して露出される。ｐ型ドーパン
ト１１０が耐火金属珪化物層６０の露出部分６３に導入
される。通常このｐ型ドーパントは、ボロンあるいはＢ
Ｆ2 である。ドーパント条件は、ドーパントドーズ量の
大部分が耐火金属珪化物層に実質的に閉じこめられるよ
うに決定される。ＢＦ2 注入の例示的条件は、４×１０
15原子／ｃｍ2のドーズ量で２５ＫｅＶである。ボロン
が注入された後、第２マスク１００は、通常のプロセス
技術を用いて除去される。
【００１９】このようにして得られた構造体は、その後
通常の処理プロセスで処理される。そのプロセスは、珪
化物層上に誘電体層を形成するステップと基板のｎ型領
域とｐ型領域の上にゲートスタックを形成するためのさ
らなるプロセス処理ステップである。この誘電体層は、
耐火金属珪化物層を介してドーパントのクロス拡散を阻
止する程度に充分に低い温度で行われるいかなる誘電体
材料でもよい。このような誘電体材料の例としては、Ｔ
ＥＯＳ（ＰＥＴＥＯＳ）のプラズマ強化堆積により形成
された酸化物層およびプラズマ強化ＣＶＤにより形成さ
れた窒化物層（ＰＥＣＶＤ窒化物）である。またこの誘
電体層は、スピンオンガラス（ＳＯＧ）でもよい。
【００２０】次に本発明の具体的な実施例を示す。
【００２１】
【実施例】シリコン製ウェハを処理して基板内に薄くド
ープしたｎ型領域とｐ型領域とを形成する。３３００Ａ
厚さのフィールド酸化物領域が、ウェハの選択された領
域上に形成され、ｎ型領域をｐ型領域から電気的に絶縁
する。６０Ａ厚さの二酸化シリコンゲート誘電体層が、
その後フィールド酸化物によりマスクされていないウェ
ハの部分上に、酸化炉内で８００℃の乾燥空気に４０分
間さらすことにより形成される。あるウェハは、５５０
℃の低圧ＣＶＤ（ＬＰＣＶＤ）炉内で８０ｎｍ厚のアモ
ルファスシリコン層を成長させるのに充分な時間炉内に
配置される。他のウェハは、ＬＰＣＶＤ炉内に８０ｎｍ
厚の多結晶シリコン層を成長させるのに充分な時間６２
０℃のＬＰＣＶＤ炉内に配置される。その後これらのウ
ェハをシリコン再結晶化するために、窒素雰囲気内で６
５０℃で５時間アニールする。１２０ｎｍ厚のタングス
テン珪化物ＷＳｉX の層が再結晶化したシリコンウェハ
上にスパッタ堆積により形成される。ここでスパッタ堆
積したタングステン珪化物は、シリコンリッチであるた
めに変数ｘを用いる。通常ｘは、２以上である。このス
パッタ堆積は、ＷＳｉ2.85ターゲットを用いて１２ミク
ロンのＨｇ圧力でもってアルゴン雰囲気中行われる。ス
パッタリングの間このウェハは、４００℃の温度に保持
される。これらの条件で形成されたこのＷＳｉX 層はア
モルファスである。
【００２２】フォトレジスト層が前述のようにして構成
された構造体上にその後形成されパターン化されて基板
の薄くドープされたｐ型領域の上の構造体表面上の一部
を露出する。従来のフォトレジストと従来のリソグラフ
技術をこのために用いる。この構造体の露出部分は、そ
の後５０ＫｅＶで４×１０15原子／ｃｍ2 のドーズ量の
Ａｓが注入される。その後この露出部分に対し３０Ｋｅ
Ｖで３×１０15原子／ｃｍ2 のドーズ量の窒素注入を行
う。その後フォトレジスト層が除去され第２のフォトレ
ジストマスクが積層化された構造体上に形成される。そ
して今度は基板の軽くドープされたｎ型領域の上の構造
体表面の部分がこのレジストマスクを介して露出され
る。
【００２３】この構造体の露出部分は、２５ＫｅＶの４
×１０15原子／ｃｍ2 のドーズ量のＢＦ2 か、あるいは
１０ＫｅＶのボロンの同一のドーズ量でもってイオン注
入される。その後このフォトレジスト層が除去され、１
０００Ａ厚さの酸化物層がＴＥＯＳのプラズマ分解技術
を用いて構造体の表面上に形成される。その後従来公知
のプロセス技術を用いて素子が形成される。このように
して形成された素子のしきい値電圧シフトが、電圧技術
が（Parillo, L., et al., "A Fine Line CMOSTechnolo
gy That Uses P+ Polysilicon Gates For NMOS and PMO
S Devices," IEDM Technical Digest, p. 418 (1984)）
に記載された技術を用いて測定された。一方、低温アニ
ールステップと窒素注入ステップを行わないプロセスに
より製造された素子も用意した。この素子形成のプロセ
スは（Takehuci, K., et al.,"High Performance Sub-t
enth Micron CMOS Using Advanced Boron Doping andWS
i2 Dual Gate Process," Symposium on VLSI Technolog
y, p. 9 (1995)）に開示されている。
【００２４】
【発明の効果】本発明の方法により製造された素子のし
きい値シフトは、上記の方法で測定された。図６に示す
ように、珪化物層形成の前に低温アニール処理（ＬＴ
Ａ）されたアモルファスシリコン（ａ−Ｓｉ）層あるい
は多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を有するＰＭＯ
Ｓ素子のしきい値電圧シフトは、シリコン層（アモルフ
ァスシリコンあるいは多結晶シリコンのいずれか）が形
成された後、ウェハを低温アニール処理をしない（Ｎｏ
ーＬＴＡ）プロセスにより形成された素子のしきい値電
圧シフトよりもはるかに小さかった。本発明の方法によ
り形成されたＰＭＯＳ素子と、ポリシリコン形成後の低
温アニール処理をしないプロセスを用いて形成されたＰ
ＭＯＳ素子との間のしきい電圧シフトの差は、金属珪化
物層内のｎ型ドーパントの領域から１０μｍ以下の距離
の場所で最大であった。同様に図７に示すように、窒素
イオンの同時注入（N co-implant）を行ったＮＭＯＳ素
子は、窒素イオンの同時注入を行わない（no N co-impl
ant）プロセスにより形成されたＮＭＯＳ素子よりもは
るかに低いしきい値電圧を有する。この差は、同じく金
属珪化物内のｐ型ドーパントの領域から１０μｍ離れた
距離の場所で最大であった。したがって本発明の方法に
より形成されたＰＭＯＳとＮＭＯＳは、従来の方法によ
り形成されたＰＭＯＳとＮＭＯＳの素子よりもはるかに
低いしきい値電圧のシフトしかなかった。
【図面の簡単な説明】
【図１】従来技術に係る処理ステップにより形成された
素子の断面図
【図２】本発明の製造方法による途中までのプロセスに
より製造された素子の断面図
【図３】本発明の製造方法による途中までのプロセスに
より製造された素子の断面図
【図４】本発明の製造方法による途中までのプロセスに
より製造された素子の断面図
【図５】本発明の製造方法による途中までのプロセスに
より製造された素子の断面図
【図６】本発明のプロセスを用いて製造されたＰＭＯＳ
素子のしきい値電圧のシフトと低温アニールステップを
有さないプロセスを用いた素子のしきい値電圧との比較
を表す図
【図７】本発明のプロセスを用いて形成されたＮＭＯＳ
素子のしきい値電圧と低温アニールステップと窒素注入
ステップとを除いたプロセスを用いて形成した素子のし
きい値電圧との比較を表す図
【符号の説明】
１０ シリコン基板 １２ 酸化物層 １４ アンドープポリシリコン層 １８ タングステン珪化物層 ２０ ｐ型領域 ２３ ｐ+ ドーパント ３０ ｎ型領域 ４０ フィールド酸化物層 ４５ ゲート酸化物層 ５０ シリコン層 ６０ 耐火金属珪化物層 ６２，６３ 露出部分 ７０ 第１マスク ８０ ｎ型ドーパント ９０ 窒素注入 １００ 第２マスク １１０ ｐ型ドーパント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マシアス ワーナー フエルチ ドイツ，72810 ゴマリンゲン，バーンホ フストラッセ 19 (72)発明者 ジョージ イー．ジョルジョ アメリカ合衆国，07933 ニュージャージ ー，ジレット，ゲーツ アベニュー 29 (72)発明者 スティーブン ジェームズ ヒレニウス アメリカ合衆国，07901 ニュージャージ ー，サミット，コルト ロード 97

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 （Ａ）ｎ型領域とｐ型領域を有するシリ
    コン基板上に誘電体材料層を形成するステップと、 （Ｂ）前記誘電体材料層上にアモノファスシリコンある
    いはポリシリコンからなるシリコン層を形成するステッ
    プと、 （Ｃ）前記シリコン層上に耐火金属珪化物層を形成する
    ステップと、 （Ｄ）ｎ型ドーパント種を前記耐火金属珪化物層の第１
    部分に注入するステップと、 （Ｅ）窒素ドーパントを前記第１部分に注入するステッ
    プと、 （Ｆ）ｎ型ドーパント種を耐火金属珪化物層の第２部分
    に注入するステップと、 （Ｇ）前記ｎ型ドーパントとｐ型ドーパントの少なくと
    も１部が珪化物層からその下のシリコン層に移動するよ
    うな温度でアニールするステップとからなることを特徴
    とする装置の製造方法。
  2. 【請求項２】 シリコン層を形成した後、７００℃以下
    の温度で基板をアニールするステップをさらに有するこ
    とを特徴とする請求項１の方法。
  3. 【請求項３】 前記ｎ型ドーパントは、ボロンを含みＢ
    とＢＦ2 からなるグループから選択されることを特徴と
    する請求項１の方法。
  4. 【請求項４】 前記耐火金属珪化物は、タングステン珪
    化物，タンタル珪化物，コバルト珪化物からなるグルー
    プから選択されたものであることを特徴とする請求項１
    の方法。
  5. 【請求項５】 前記耐火金属珪化物は、スパッタリング
    により形成されることを特徴とする請求項４の方法。
  6. 【請求項６】 前記シリコン層の厚さは、２００から３
    ０００オングストロームの範囲内にあることを特徴とす
    る請求項１の方法。
  7. 【請求項７】 前記基板は、５時間以下の時間アニール
    されることを特徴とする請求項２の方法。
  8. 【請求項８】 前記ｎ型ドーパントは、ＡｓとＰからな
    るグループから選択されることを特徴とする請求項１の
    方法。
  9. 【請求項９】 前記基板のｎ型領域とｐ型領域の上の誘
    電体層の少なくとも一部の厚さは、１００オングストロ
    ーム以下であることを特徴とする請求項１の方法。
  10. 【請求項１０】 前記シリコン層の厚さは、５００から
    １０００オングストロームの範囲内にあることを特徴と
    する請求項６の方法。
  11. 【請求項１１】 前記金属珪化物層の厚さは、３００か
    ら３０００オングストロームの範囲内にあることを特徴
    とする請求項４の方法。
  12. 【請求項１２】 前記金属珪化物層の厚さは、１０００
    から２０００オングストロームの範囲内にあることを特
    徴とする請求項４の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483151B2 (en) 2000-01-21 2002-11-19 Nec Corporation Semiconductor device and method of manufacturing the same
JP2016058500A (ja) * 2014-09-08 2016-04-21 国立大学法人東北大学 半導体素子の形成方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739064A (en) * 1996-11-27 1998-04-14 Micron Technology, Inc. Second implanted matrix for agglomeration control and thermal stability
US6153452A (en) * 1997-01-07 2000-11-28 Lucent Technologies Inc. Method of manufacturing semiconductor devices having improved polycide integrity through introduction of a silicon layer within the polycide structure
US6194259B1 (en) * 1997-06-27 2001-02-27 Advanced Micro Devices, Inc. Forming retrograde channel profile and shallow LLDD/S-D extensions using nitrogen implants
US6406952B2 (en) * 1997-07-14 2002-06-18 Agere Systems Guardian Corp. Process for device fabrication
TW396646B (en) * 1997-09-11 2000-07-01 Lg Semicon Co Ltd Manufacturing method of semiconductor devices
US6114230A (en) * 1997-12-18 2000-09-05 Advanced Micro Devices, Inc. Nitrogen ion implanted amorphous silicon to produce oxidation resistant and finer grain polysilicon based floating gates
US6121124A (en) * 1998-06-18 2000-09-19 Lucent Technologies Inc. Process for fabricating integrated circuits with dual gate devices therein
US6127216A (en) * 1998-11-06 2000-10-03 Advanced Micro Devices, Inc. Heavily-doped polysilicon/germanium thin film formed by laser annealing
US6566181B2 (en) 1999-02-26 2003-05-20 Agere Systems Inc. Process for the fabrication of dual gate structures for CMOS devices
US6174807B1 (en) * 1999-03-02 2001-01-16 Lucent Technologies, Inc. Method of controlling gate dopant penetration and diffusion in a semiconductor device
US6162713A (en) * 1999-06-17 2000-12-19 United Microelectronics Corp. Method for fabricating semiconductor structures having metal silicides
JP2001203347A (ja) 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6613671B1 (en) * 2000-03-03 2003-09-02 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
DE10156489A1 (de) * 2001-11-16 2003-05-28 Promos Technologies Inc In-situ leichtdotiertes amorphes Silizium, das in DRAM-Gates angewendet wird
TW557500B (en) * 2002-01-23 2003-10-11 Promos Technologies Inc Method for producing semiconductor component
KR100598033B1 (ko) * 2004-02-03 2006-07-07 삼성전자주식회사 반도체 소자의 듀얼 게이트 산화막 형성 방법
US7235471B2 (en) * 2004-05-26 2007-06-26 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a silicide layer
US20070196988A1 (en) * 2006-02-23 2007-08-23 Shroff Mehul D Poly pre-doping anneals for improved gate profiles
US9935618B1 (en) * 2016-09-30 2018-04-03 Tower Semiconductor Ltd. Schmitt trigger circuit with hysteresis determined by modified polysilicon gate dopants

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices
US4716126A (en) * 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
JPH0691094B2 (ja) * 1987-02-20 1994-11-14 富士通株式会社 半導体装置の製造方法
US5247198A (en) * 1988-09-20 1993-09-21 Hitachi, Ltd. Semiconductor integrated circuit device with multiplayered wiring
US5108953A (en) * 1989-02-02 1992-04-28 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductive device comprising a refractory metal silicide thin film
JPH02207549A (ja) * 1989-02-08 1990-08-17 Toshiba Corp 半導体装置の製造方法
JP3285934B2 (ja) * 1991-07-16 2002-05-27 株式会社東芝 半導体装置の製造方法
US5320974A (en) * 1991-07-25 1994-06-14 Matsushita Electric Industrial Co., Ltd. Method for making semiconductor transistor device by implanting punch through stoppers
US5278096A (en) * 1991-12-23 1994-01-11 At&T Bell Laboratories Transistor fabrication method
US5372951A (en) * 1993-10-01 1994-12-13 Advanced Micro Devices, Inc. Method of making a semiconductor having selectively enhanced field oxide areas
US5480828A (en) * 1994-09-30 1996-01-02 Taiwan Semiconductor Manufacturing Corp. Ltd. Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process
US5508212A (en) * 1995-04-27 1996-04-16 Taiwan Semiconductor Manufacturing Co. Salicide process for a MOS semiconductor device using nitrogen implant of titanium
US5504031A (en) * 1995-07-03 1996-04-02 Taiwan Semiconductor Manufacturing Company Ltd. Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron mosfets

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483151B2 (en) 2000-01-21 2002-11-19 Nec Corporation Semiconductor device and method of manufacturing the same
KR100443475B1 (ko) * 2000-01-21 2004-08-09 닛뽄덴끼 가부시끼가이샤 반도체장치 및 그 제조방법
US6916695B2 (en) 2000-01-21 2005-07-12 Nec Corporation Semiconductor device and method of manufacturing the same
JP2016058500A (ja) * 2014-09-08 2016-04-21 国立大学法人東北大学 半導体素子の形成方法

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