DE3586766T2 - Nichtfluechtige halbleiterspeicherzelle. - Google Patents

Description

• Die Erfindung bezieht sich auf das Feld der elektrisch löschbaren programmierbaren Festspeicher (EEPROMs).
• Nichtflüchtige Floating-Gate (Metall-Oxid-Silizium) (MOS) Speicher sind in der Industrie gut bekannt. In solchen Bauelementen wird der leitfähige Zustand eines Feldeffekttransistors (FET) durch die Spannung an einem "Floating-Gate" festgelegt. Diese Spannung wird durch induzierte Lawineninjektion oder Tunnelung von Elektronen aus einer Verarmungsregion, die in einem Halbleitersubstrat ausgebildet ist, durch eine Gate-Isolierschicht zu der Gateelektrode festgelegt. Früher konnte dieser voreingestellte Logikzustand nur verändert werden, indem zuerst die angereicherte Ladung durch Methoden wie etwa der ultravioletten Bestrahlung beseitigt (oder "gelöscht") wurde.
• In jüngster Zeit wurden Konstruktionen vorgeschlagen, welche die Löschung oder Rücksetzung der Spannungen an diesen Floating-Gates erleichtern. Zum Beispiel wird in US-A-4.119.995 das Floating-Gate über getrennte Programmier- und Löschgates gesteuert, die oberhalb des Floating-Gates und durch eine Oxidschicht davon isoliert angeordnet sind. Die Floating-Gate-Spannung wird in der oben diskutierten Weise programmiert. Die Ladung auf dem Floating-Gate wird gelöscht, indem die Elektronen dazu veranlaßt werden, sich vom Floating-Gate hinauf zum Lösch-Gate zu bewegen.
• Andere Konstruktionen wurden vorgeschlagen, welche die Ladungsübertragung zwischen dem Floating-Gate und einem oder mehreren Steuer-Gates nutzen, um das Floating-Gate sowohl zu löschen als auch zu programmieren (d. h., in diesen Konstruktionen wird die Tunnelung oder Lawinenvervielfachung von Elektronen aus einer Struktur, die anders als ein Substratbereich ist, genutzt, um die Spannung auf dem Floating-Gate festzulegen). Man vergleiche z. B. Lee, "A New Approach for the Floating-Gate MOS Nonvolatile Memory", Applied Physics Letters, Vol. 31, No. 7, October 1977, S. 475-476. Dieser Artikel offenbart ein einzelnes Steuer-Gate, das von dem Floating-Gate durch eine Poly-Oxidschicht getrennt wird. Wenn das Steuer-Gate zum Schreiben positiv vorgespannt wird, wird ein Elektronenfluß vom Floating-Gate zum Steuer-Gate induziert. Da dieser Fluß größer ist als der Fluß von Elektronen vom Substrat zum Floating-Gate, reichert das Floating-Gate positive Ladung an. Wenn das Steuer-Gate mit einer negativen Rampe zum Löschen versehen wird, reichert das Floating-Gate negative Ladungen an. Vergleiche auch US-A-4,099,196, US-A-4,274,012, US-A-4,300,212 und US-A-4,314,265, welche löschbare PROM's offenlegen, bei denen ein Programmier-Gate unterhalb des Floating-Gates und ein Lösch-Gate oberhalb des Flaoting-Gates angeordnet sind. Diese Bauelemente werden durch induzieren eines Elektronenflusses vom Programmier-Gate zum Steuer-Gate programmiert und durch induzieren eines Elektronenflusses von Floating-Gate zum Lösch- Gate gelöscht. In allen vier Patenten ist die Oberfläche eines oder mehrerer Gates angerauht, um die induzierte elektrische Feldstärke zu erhöhen. Dies fördert den Elektronenfluß durch die Oxidschichten, welche die Gates trennen.
• Unter den Materialien, die zur Erhöhung der Ladungsinjektion benutzt wurden, gibt es die sogenannte doppelte Elektronen-Injektor-Struktur (DEIS), die eine Schicht aus SiO&sub2; mit einen Überschuß an Siliziumkristallen an ihren unteren und oberen Oberflächen ist. Diese Struktur wird in US-A-4,104,675 offengelegt. Eine DEIS-Schicht wird üblicherweise durch einen chemischen Dampfablagerungsprozeß ausgebildet, der ein zusätzliches Kristallwachstum sowohl vor als auch im Anschluß an die Bildung einer sonst normalen SiO&sub2;-Schicht bewirkt. Verschiedene Patente offenbaren ausdrücklich die Nutzung einer DEIS-Schicht als Injektor-Struktur für einen nichtflüchtigen ROM. Man vergleiche z. B. US-A-4,336,603. Dieses Patent offenbart ein einzelnes Steuer-Gate, das Elektronen in ein Floating-Gate durch die DEIS-Schicht hindurch induziert.
• Eine Struktur gemäß dem ersten Teil von Anspruch 1, welche die doppelte Elektronen-Injektion verwendet, wurde in IBM Technical Disclosure Bulletin, Vol. 24, No. 3, August 1981, S. 1541-1543 offengelegt. Ein Steuer-Gate und ein Rücksetz-Gate sind kapazitiv mit einem Floating-Gate über eine gemeinsame DEIS-Schicht gekoppelt, wobei der Grad der Kopplung durch die betreffenden Größen der Gates bestimmt wird. Zur Vermeidung eines Elektronenstromflusses vom Flaoting-Gate zum Rücksetz-Gate ist das letztere mit einer im Vergleich zum Steuer-Gate größeren Fläche entworfen worden. Folglich bleibt wegen der höheren Kapazität die elektrische Feldstärke im Gebiet zwischen dem Rücksetz-Gate und dem Floating-Gate unterhalb der Größe, bei der ein Elektronenfluß induziert wird.
• Es ist eine Aufgabe der gegenwärtigen Erfindung, eine verbesserte elektrisch löschbare programmierbare Speicherzelle zu liefern.
• Es ist eine weitere Aufgabe der Erfindung, eine Speicherzelle zu liefern, in der Daten in die Zelle geschrieben werden können, ohne die bestehenden Daten, die darin gespeichert sind, vorher zu löschen.
• Es ist noch eine weitere Aufgabe der Erfindung, eine Speicherzelle zu liefern, welche eine vergleichsweise unkomplizierte Konstruktion, die ein Minimum an Unterstützung beim Schaltungsentwurf benötigt, besitzt.
• Diese und weitere Aufgaben der Erfindung werden durch eine Speicherzelle realisiert, wie sie in den Ansprüchen ausgewiesen wird, die ein Halbleitersubstrat mit einer Vielzahl darin ausgebildeter Diffusionsgebiete, einem vom Substrat isolierten Floating-Gate und einem Paar Programmiergates, die oberhalb des Floating-Gates angeordnet sind, umfaßt. Jedes Programmiergate umfaßt eine Schicht aus DEIS-Material, das mit einer Polysilizium-Schicht überdeckt ist.
• Im Betrieb, wenn ein erster binärer Logikzustand in die Zelle geschrieben werden soll, werden Elektronen vom Floating-Gate zu einem der Programmiergates fließen. Wenn ein zweiter binärer logischer Zustand in die Zelle geschrieben werden soll, werden Elektronen von dem anderen der Programmiergates in das Floating- Gate injiziert. Infolge der Eigenschaften der DEIS-Schicht wird es nicht zu dem vorher genannten Ladungsaustausch kommen, wenn der zu schreibende Logikzustand der gleiche ist, wie der Logikzustand, der gerade in der Zelle gespeichert ist. Weiterhin wird, wenn ein Logikzustand zu schreiben ist, der entgegengesetzt zum derzeit gespeicherten Logikzustand ist, der Logikzustand ohne jegliche zusätzliche Schritte geschrieben (d. h., es besteht keine Notwendigkeit zum Löschen des alten Logikzustandes vor dem Einschreiben des neuen Logikzustandes).
• Die vorher genannten und weiteren Aufgaben, Merkmale und Vorteile der gegenwärtigen Erfindung werden durch eine detaillierte Beschreibung der bevorzugten Ausführung der Erfindung offenbart. In der folgenden Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, in denen:
• Fig. 1 eine Schnittansicht einer Speicheransicht der Erfindung darstellt;
• Fig. 2A und 2B Diagramme darstellen, welche die Leitungseigenschaften der DEIS-Schicht illustrieren und
• Fig. 3 eine Ersatzschaltung der Speicherzelle der Erfindung darstellt.
• Unter Bezugnahme auf Fig. 1 wird die Struktur der Speicherzelle beschrieben. Ein p-Typ Substrat 10 hat n-Typ Diffusionsgebiete 12, 14, 16 und 18, die mit Hilfe üblicher Implantationstechniken darin ausgebildet wurden. Man beachte, daß diese Leitungstypen invertiert werden können. Die n-Typ Diffusionsgebiete 14 und 18 sind die Source- beziehungsweise Draindiffusionsgebiete eines FET, der eine Floating-Gate-Elektrode besitzt. Das Diffusionsgebiet 16 dient als Erweiterung des Sourcediffusionsgebietes 14 unterhalb des Floating-Gates, so daß die Diffusionsgebiete 16 und 18 das Kanalgebiet des dazwischen liegenden Floating-Gate- FET festlegen. Ein Source-Knoten ist festgelegt, wo die Diffusionsgebiete 14 und 16 aneinander grenzen. Das Diffusionsgebiet 12 ist eine diffundierte Bitzeile, die Datensignale von einer externen Datenquelle empfängt.
• Das Substrat 10 ist von einer Isolatorschicht 20 überzogen. Es kann jede Art Isolator (z. B. SiO&sub2;) eingesetzt werden. Die Isolatorschicht 20 wird anschließend von einer ersten polykristallinen Siliziumschicht umhüllt, die unter Nutzung konventioneller Techniken zur Ausbildung der Floating-Gate-Elektrode 22 und der Wortzeilen-Elektrode 24 geätzt wird. Die Wortzeilen-Elektrode 24 bildet in Verbindung mit den diffundierten Bereichen 12 und 14 ein typisches Wortzeilen-Transistorbauelement.
• Eine Schicht aus DEIS-Material 28A und 28B wird anschließend unter Nutzung der vorher diskutierten Techniken auf dem Floating-Gate ausgebildet. Anschließend wird eine zweite Schicht polykristallinen Siliziums abgeschieden. Die zweite Polysilizium-Schicht und die DEIS-Schicht werden geätzt (unter Nutzung konventioneller Techniken) um erste und zweite Programmiergates PG1 und PG2 auszubilden. Das Programmiergate PG1 umfaßt ein erstes Gebiet 30 der zweiten Polysiliziumschicht, die ein erstes Gebiet 28A der DEIS-Schicht bedeckt. Das Programmiergate PG2 umfaßt ein zweites Gebiet 32 der zweiten Polysiliziumschicht, die ein zweites Gebiet 28B der geätzten DEIS-Schicht bedeckt. Obwohl es so scheint, daß die zwei Gebiete 30 und 32 in Fig. 1 gleiche Flächen besitzen, ist in der Praxis das Gebiet 30 viel größer als das Gebiet 32. Dieser Größenunterschied bewirkt die betreffenden Kapazitäten von PG1 und PG2, wie es in weiteren Details im Folgenden diskutiert wird.
• Vor der Besprechung der Funktionsweise der Zelle wird jetzt die Kennlinie der DEIS-Schicht beschrieben. Infolge der Anreicherung des Elektronenflusses sind die Eigenschaften der Oberflächen der DEIS-Schicht in Bezug auf das innere SiO&sub2; von der Art, daß jede Oberfläche der DEIS-Schicht eine zugehörige Diodenkennlinie hat. Da die betreffenden Oberflächen der DEIS-Schicht den Elektronenfluß in verschiedene Richtungen begünstigen, wirkt die gesamte Schicht wie in Fig. 2A dargestellt wie zwei Gegentaktdioden (das heißt, sie hat die elektrische Kennlinie davon). Wie in Fig. 2B dargestellt, wird es bevorzugt, daß die DEIS-Schicht so ausgebildet ist, daß bei diesen Dioden bei etwa ± 10 Volt die Leitfähigkeit beginnt. Folglich kann, wenn die Nutzung von DEIS-Material bevorzugt wird, jede Art von Ladungsinjektor-Material oder -Struktur benutzt werden, das die oben beschriebenen Kennlinien aufweist.
• Die Betriebsweise der Erfindung wird nun unter Bezug auf Fig. 3 beschrieben, wobei diese eine Ersatzschaltung der Zelle von Fig. 1 ist. CPG1 ist die Kapazität, die durch das DEIS-Gebiet 28A zwischen dem Polysiliziumgebiet 30 und dem Floating-Gate 22 gebildet wird; CPG2 ist die Kapazität, die durch das DEIS-Gebiet 28B zwischen dem Polysiliziumgebiet 32 und dem Floating-Gate 22 gebildet wird; CFGN ist die Kapazität, die durch die Isolatorschicht 20 zwischen dem Floating-Gate 22 und dem N&spplus;-Diffusionsgebiet 16 gebildet wird und CI ist die Verarmungskapazität, die zwischen dem N+-Typ Diffusionsgebiet 18 und dem Substrat 10 ausgebildet wird, wenn sowohl das Draindiffusionsgebiet 18 als auch das Sourcediffusionsgebiet 14 auf high gelegt werden. S1 stellt den Wortzeilen-Block dar, der VBL auf das Substrat schaltet, wenn VWL auf dem Wortzeilen-Anschluß auf +5 Volt geht. Auf ähnliche Weise stellt S2 den Floating-Gate Transistor selbst dar, der den Drain mit dem Substrat verbindet, wenn entweder die Floating-Gatespannung größer als VT oder die Programmierspannung VPG1 größer als VDD (=+5 V) ist. Aus Rücksicht auf Überschaubarkeit wurden die verschiedenen parasitären Kapazitäten, die zu der Speicherzelle gehören, aus der Ersatzschaltung von Fig. 3 entfernt. Es wurde festgestellt, daß diese Ersatzschaltung eine genaue Annäherung erster Ordnung des Verhaltens der Speicherzelle darstellt.
• In der Diskussion über das Betriebsverhalten der Speicherzelle werden die folgenden normierten Kapazitäten als Beispiel wie folgt festgelegt:
• CPG1 ∼ 1,0
• CPG2 ∼ 0,2
• CFGN ∼ 1,0
• CI ∼ 0,1.
• Die Kapazität von CPG1 ist viel größer als die von CPG2, da das Polysiliziumgebiet 30 (und folglich das DEIS-Gebiet 28A) viel größer ist als das Gebiet 32.
• Das Betriebsverhalten der Speicherzelle von Fig. 1 wird nun unter Bezug auf Fig. 3 beschrieben. Im allgemeinen wird ein Logikzustand über einen Zweischrittprozeß in die Zelle geschrieben. Als erstes wird das Floating-Gate auf eine Anfangsspannung durch Injektion/Entfernung von Elektronen aufgeladen. Dann werden die verschiedenen Steuerspannungen auf ihre Ruhegrößen abgesenkt, wodurch die Endspannung an das Gate angelegt wird.
• Anfangs, wenn ein "0" in die Zelle geschrieben wird, wird die Bit-Zeile auf Masse gelegt (VBL = 0 Volt) und die Word-Zeile dann auf VDD (VWL +5 Volt) erhöht. Dies bewirkt, daß das Sourcediffusionsgebiet 14 und das N+-Diffusionsgebiet 16 auf Masse gelegt werden. In der Ersatzschaltung bewirkt VWL = +5 V das "Einschalten" des Wortzeilenblocks, so daß CFGN mit Massepotential verbunden wird. Da das Drain-Diffusionsgebiet 18 auf VDD = +5 V liegt, bildet sich ein Kanal zwischen dem Draindiffusionsgebiet 18 und dem n-Typ-Diffusionsgebiet 16 aus. Zur gleichen Zeit liegt PG2 auf Masse (VPG2 = 0 Volt). Nach einer kurzen Verzögerungszeit um die Kanalbildung zu ermöglichen, wird die Spannung PG1 auf +20 Volt erhöht. Diese Verzögerung wird durch die Überwachung der Wortzeilenspannung (das heißt, VPG1 wird über eine festgelegte Zeit auf VWL = 5 V erhöht) festgelegt. Im allgemeinen ist die Anfangsspannung am Floating-Gate durch diese Steuerspannungszustände durch die Gleichung
• VFG = χW VPG1 (1)
• gegeben, wobei χW die kapazitive Kopplung der Ersatzschaltung während der Schreiboperation ist. Unter diesen Umständen (das heißt, CPG2 und CFGN sind auf Masse geschaltet), ist
• wobei
• CFGT"0" = CPG1 + CPG2 + CFGN (3)
• ist, so daß die kapazitive Kopplung etwa 0,45 und VFG = (0,45) (20) = 9,0 Volt beträgt. Unter Bezugnahme auf Fig. 2B erinnere man sich, daß die DEIS-Schicht nur leiten wird, wenn die Potentialdifferenz zwischen den Diodenplatten größer als 10 Volt ist. Somit wird PG2 nicht leiten, da die Potentialdifferenz zwischen VFG und VPG2 (9 V-0 V = 9 Volt) nicht größer als 10 Volt ist. Jedoch wird PG1 leiten, da VPG1-VFG = 20-9 = 11 Volt ist. PG1 wird somit Elektronen vom Floating-Gate bis zu dem Punkt entfernen (da die Elektronen auf das höhere Potential von +20 V festgelegt sind), an dem das Floating-Gate eine effektive Ladung von +1,0 Volt erreicht hat. Wenn dies passiert, hört die Leitung auf, da die Potentialdifferenz nicht länger größer als +10 V ist.
• Die endgültige "0"-Spannung des Floating-Gates wird nun festgelegt, wenn PG1 und PG2 auf ihre Ruhegrößen von +5 V zurückgegangen sind. In diesem Augenblick kann die Spannung am Floating- Gate ausgedrückt werden als
• VFG = χno VPG1 + QFG/CFGT, (4)
• wobei QFG die während des oben beschriebenen Schreibprozesses vom Floating-Gate entfernte Ladung ist. Unter diesen Umständen, (das heißt VPG2 = VPG1 = 5 V) gilt:
• so daß die kapazitive Kopplung während des Ruhezustandes 0,54 und die Endspannung des Floating-Gates = (0,54) (5,0) + (1,0) = +3,7 V.
• Wenn eine "1" in die Zelle geschrieben werden soll, ist die Steuerspannung die gleiche wie diejenige, welche zum Einschreiben einer "0" benutzt wird. Die Wortzeile wird genauso wie PG2 auf VDD = 5,0 V gebracht und PG1 wird nach einer Verzögerung auf +20 V gebracht. Der Hauptunterschied ist, daß die Bit-Zeilenspannung VBL auf VDD erhöht wird, so daß das Sourcediffusionsgebiet 14 und das n+-Diffusionsgebiet 14 auf VDD-VT oder auf etwa +5 V gelegt werden. Da sowohl das Drain- als auch das Sourcediffusionsgebiet auf +5 V liegen, bildet sich zwischen dem n-Typ Gebiet 16 und dem Substrat 10 eine Inversionsschicht. Diese Inversionsschicht hat eine Verarmungskapazität CI von einem Einheitswert von etwa 0,1. Ableitend von Gleichung 1 daß VFG = χW VPG1 ist, beträgt
• wobei
• so daß "1" 0,77 und somit VFG (0,77) (20) = +15,4 V, wenn eine "1" geschrieben werden soll. Unter Bezugnahme auf Fig. 2B wird PG1 nicht leiten, da die Potentialdifferenz (20-15,4) nicht größer als 10 Volt ist. PG2 wird jedoch leiten, da die Potentialdifferenz (15,4-0) größer als 10 Volt ist. In diesem Fall werden Elektronen durch PG2 in das Floating-Gate injiziert, bis die Spannung auf dem Floating-Gate auf 10 Volt absinkt. Somit erhielt das Floating-Gate den Wert von -5,4 Volt von der Ladung von PG2. Wenn dann die Steuerspannungen entfernt werden (das heißt VPG1 = VPG2T = 5,0 V), sinkt die Ladung auf dem Floating-Gate auf -3,2 Volt, da die Verarmungskapazität entfernt wurde und somit CFGT von CFGT"1" (1,3) auf CFGT"0". (2,2) ansteigt. Somit ist mit QFG/CFGT = -3,2 V, VPG = +5,0 V und χno = 0,54, VFG = (0,54) (5,0)- 3,2 = -0,5 Volt.
• Auf diese Weise wird mit den oben gegebenen Kapazitätsgrößen das Floating-Gate +3,7 Volt speichern, wenn eine "0" eingeschrieben wird, und -0,5 Volt wenn eine "1" eingeschrieben wird. Die Zelle wird in der üblichen Weise ausgelesen. Das bedeutet, die Bitzeile wird auf low gebracht und das Drain wird abgetastet. Wenn eine "0" gespeichert ist, wird die positive Spannung am Floating-Gate einen Kanal induzieren, so daß das Bauelement leitet und die sich Ladung am Drain verringern wird. Wenn eine "1" gespeichert wurde, wird die negative Spannung auf dem Floating- Gate keinen Kanal induzieren und es wird zu keiner Änderung der Ladung auf dem Drain kommen. Folglich ist dies der Zustand des Kanals, der den gespeicherten Datenzustand anzeigt.
• Die vorangegangene Beschreibung der Arbeitsweise der Zelle wurde unter der Voraussetzung gemacht, daß das Floating-Gate während die Schreiboperation begann ladungslos war. Ein bedeutendes Merkmal der Erfindung ist, daß die neuen Daten über die alten geschrieben werden können, ohne daß es notwendig ist, das Löschen der alten Daten dazwischen zu schalten. Dieses Merkmal wird nun detaillierter diskutiert. Während der Diskussion wird auf die folgenden zwei Beziehungen Bezug genommen:
• (A) VFGI = χ"0"/"1" VPG1 + QFG/CFGT"0"/"1"
• wobei
• VFGI = die neue Spannung auf dem Floating-Gate am Ende des anfänglichen Schreibschrittes ist;
• χ"0"/"1" VPG1 = die Spannung auf dem Floating-Gate am Ende
• des anfänglichen Schreibschrittes unter der Voraussetzung keiner früheren Floating-Gate Ladung ist; und
• QFG/CFGT"0"/"1" = die Spannung auf dem Floating-Gate infolge der vorangegangenen Ladungsspeicherung ist; und
• wobei
• VFG0 = die Endspannung unter Ruhebedingungen (= -0,5 V für eine gespeicherte "1", +3,7 V für eine gespeicherte "0") ist;
• χno VPG1 = der Anteil der Endspannung als Folge der Spannung am ersten Programmiergate (man beachte, daß da VPG1 immer = 5,0 Volt unter Ruhebedingungen und χno = 0,54 mit den gegebenen Kapazitätswerten, dieser Term immer +2,7 Volt ist); und
• = die Endspannung auf dem Floating-Gate als Folge der neu induzierten Ladung wie auch als Folge der vorher gespeicherten Ladung. Beachte, daß CFGT"0" unter Ruhebedingungen angegeben wurde.
(1) Zelle im "0"-Zustand Einschreiben einer "0":
• Unter diesen Umständen beträgt die Spannung am Floating-Gate VFGI = (+1,0) + (9,0) = 10 Volt. Das bedeutet, das Floating-Gate hat +1 Volt ohne Ladung als Folge der vorangegangenen Speicherung einer "0" und es erfordert +9 Volt während des gegenwärtigen Einschreibens einer "0". Somit wird es dort keine Ladungsinjektion geben und die Spannung auf dem Floating-Gate wird, nachdem die Zelle zu ihrem Ruhezustand zurückgekehrt ist, VFGQ = 2,7 + 0 + 1 = +3,7 Volt betragen.
(2) Zelle im "0"-Zustand, Einschreiben einer "1":
• Hier beträgt VFGI = +15,4 + 1,7 = +17,1 Volt. Man beachte, daß der "QFG/CFGT"-Term von 1,0 wie in (1) auf 1,7 angestiegen ist, da CFGT von CFG"0" auf CFG"1". abgefallen ist. Somit werden anfänglich -7,1 Volt in das Floating-Gate durch PG2 injiziert. Unter Ruhebedingungen beträgt VFGQ = 2,7-4,2 + 1 = -0,5 Volt. Man beachte, daß die neuerlich injizierte Ladung (= -4, 2 Volt) von -7,1 Volt abgefallen ist, da die Inversionskapazität CI unter Ruhebedingungen abgesenkt wurde; die alte injizierte Ladung (= +1 Volt) ist infolge des Umstandes, daß eine "0" vorher auf dem Floating-Gate gespeichert war.
(3) Zelle im "1"-Zustand, Einschreiben einer "1":
• Hier beträgt VFGI = +15,4 V-5,4 V = 10 V. Die -5,4 Volt rühren von der vorangegangenen Speicherung einer "1" her. Somit wird es keine Ladungsinjektion geben und die Spannung unter Ruhebedingungen beträgt VFGQ = 2,7+0-3,2 = -0,5 Volt.
(4) Zelle im "1"-Zustand, Einschreiben einer "0":
• Unter diesen Umständen beträgt VFGI = 9,0-3,2 = +5,8 Volt, so daß +4,2 Volt der Ladung vom Floating-Gate entfernt werden und VFGQ = 2,7+4,2-3,2 = +3,7 Volt beträgt.
• Somit hat, wie oben beschrieben, die Speicherzelle der Erfindung die Fähigkeit, neue Informationen über zuvor gespeicherte Informationen zu schreiben, ohne daß ein Löschschritt eingefügt werden muß. Weiterhin ist die Betriebsweise der Speicherzelle relativ einfach und erfordert ein Minimum an Hilfe und/oder Decodierschaltung (z. B., die Spannungen an PG2 und der Wortzeile entsprechen +VDD, wenn eine "0" oder eine "1" eingeschrieben werden).

Claims (9)

1. Elektrisch löschbare, programmierbare Festspeicher-Zelle, die folgendes aufweist: ein Halbleitersubstrat (10) aus Silizium mit einem festgelegten Kanalbereich, wobei der Kanalbereich einen leitenden Zustand besitzt, der einen von der Zelle gespeicherten logischen Zustand anzeigt, eine schwebende Gateelektrode (22), die über dem Kanalbereich und mittels einer Isolierschicht (20) isoliert von demselben angeordnet ist, wobei die schwebende Gateelektrode den leitenden Zustand des Kanalbereichs bestimmt, ein Paar von Programmgates (PG1, PG2), die auf der schwebenden Gateelektrode (22) angeordnet sind, wobei jedes bei dem Paar der Programmgates eine Schicht (28A, 28B) aus Ladung injizierendem Material aufweist, die eine jener zweier Gagentaktdioden ähnliche elektrische Kennlinie besitzt, dadurch gekennzeichnet, daß die Schichten (28A, 28B) aus Ladung injizierendem Material voneinander mittels einer geätzten Aushöhlung getrennt sind, welche die schwebende Gateelektrode (22) freistellt und daß Spannungsmittel, welche das Paar von Programmgates (PG1, PG2) steuern, vorgesehen sind, wobei jedes bei dem Paar von Programmgates (PG1, PG2) unabhängige Steuersignale (VPG2, VPG2) so empfängt, daß eines bei dem Paar von Programmgates (PG1, PG2) Ladung in die schwebende Gateelektrode (22) injiziert, um einen ersten logischen Zustand in die Zelle zu schreiben und das andere bei dem Paar von Programmgates (PG1, PG2) Ladung aus der schwebenden Gateelektrode (22) entfernt, um einen anderen logischen Zustand in die Zelle zu schreiben und die Programmgates (PG1, PG2, aufeinanderfolgende logische Zustände in die Zelle ohne einen dazwischenliegenden Löschschritt, überschreiben.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß jedes bei dem Paar von Programmgates (PG1, PG2) eine erste Schicht (30, 32) aus polykristallinem Silizium aufweist, die über die Schicht (28A, 28B) aus Ladung injizierendem Material liegt und daß die schwebende Gateelektrode aus einer zweiten Schicht (22) aus polykristallinem Silizium besteht.

3. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der Kanalbereich des Substrats (10) durch erste und zweite Diffusionsbereiche (14, 18) festgelegt ist, die in dem Substrat (10) ausgebildet sind.

4. Speicherzelle nach Anspruch 3, gekennzeichnet durch einen dritten Diffusionsbereich (12), der in dem Substrat (10) ausgebildet ist und eine diffundierte Bit-Leitung aufweist.

5. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, daß der erste und der zweite Diffusionsbereich (14, 18) die Source- und Drainelektroden eines Feldeffekttransistors aufweisen, wobei der Kanalbereich des Transistors jenen Oberflächenbereich des Substrats (10) besetzt, über dem zumindest einen Teil der schwebenden Gateelektrode liegt.

6. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (10) eine Mehrzahl von Diffusionsbereichen (14, 18, 16, 12) aufweist, die in demselben implantiert sind, wobei ein erster (14) einen Source Bereich besitzt, ein zweiter (18) einen Drain-Bereich besitzt, ein dritter (16) an den Source-Bereich (14) angrenzt und sich zu dem Drain-Bereich (18) hin erstreckt, der Kanalbereich durch den zweiten und den dritten Diffussionsbereich (18, 16) begrenzt ist und ein vierter Bereich (12) eine diffundierte Bit-Leitung aufweist.

7. Speicherzelle nach Anspruch 6, gekennzeichnet durch eine Wortleitungselektrode (24) zum Koppeln von Signalen aus der diffundierten Bitleitung (12) an den Drain-Bereich, wobei die Wortleitungselektrode über dem Substratbereich gelegen ist und von demselben isoliert ist, der durch den ersten und den vierten Diffusionsbereich (14, 12) mittels der Isolatorschicht (20) begrenzt ist.

8. Speicherzelle nach den Ansprüchen 2 und 6, dadurch gekennzeichnet, daß die zweite Polysiliziumschicht (22), die Isolatorschicht (20) und der dritte diffundierte Bereich (16) einen ersten Kondensator (CFGN) bilden, daß das erste und das zweite Programmgate (PG1, PG2) in Kombination mit der zweiten Polysiliziumschicht (22) stehen, um zweite beziehungsweise dritte Kondensatoren zu bilden, die gewöhnlich mit dem ersten Kondensator (CFGN) verbunden sind, und daß Mittel vorgesehen sind, um Steuersignale (VPG1, VPG2) an zumindest einen der Diffusionsbereiche (14, 18, 16, 12) und den zweiten und den dritten Kondensator (CPG1, CPG2) zu legen, wobei der zweite Kondensator Ladung aus der zweiten Polysiliziumschicht (22) entfernt, wodurch ein erster logischer Zustand in die Zelle geschrieben wird und der dritte Kondensator (CPG2) Ladung in die zweite Polysiliziumschicht (22) injiziert, wodurch ein zweiter logischer Zustand in die Zelle geschrieben wird, wobei die logischen Zustände in die Zelle überschrieben werden.

9. Speicherzelle nach Ansprüchen 7 und 8, dadurch gekennzeichnet, daß die Mittel zum Anlegen von Steuerspannungen (VPG1, VPG2) an zumindest einen der Diffusionsbereiche (14, 18, 16, 12) folgendes aufweisen: einen Anschluß der mit dem in dem Substrat (10) implantierten Bitleitung-Diffusionsbereich (12) verbunden ist und einen Anschluß, der mit der Wortleitungselektrode (24) verbunden ist, um Datensignale aus dem Bitleitungs-Diffusionsbereich (12) an zumindest einen des ersten und des zweiten Diffusionsbereichs (14, 18) zu koppeln.