JPH0778470A

JPH0778470A - 半導体記憶装置

Info

Publication number: JPH0778470A
Application number: JP5224833A
Authority: JP
Inventors: Yasuhiro Onishi; 康弘大西
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-10
Filing date: 1993-09-10
Publication date: 1995-03-20

Abstract

(57)【要約】【目的】外部から供給される外部電源電圧を降圧して内
部電源電圧を発生する内部電源電圧発生回路と、この内
部電源電圧発生回路が発生する内部電源電圧よりも高電
圧のワード線駆動用電圧を発生するワード線駆動用電圧
発生回路とを設けて構成される半導体記憶装置に関し、
内部電源電圧及びワード線駆動用電圧の一方が降下して
しまった場合においても、他方の電圧は降下しないよう
にし、動作の安定性を確保すると共に、降下した電圧の
回復に要する電力の低減化を図る。【構成】ワード線駆動用電圧発生回路（ＳＶＩＩ発生回
路）１９は外部電源電圧ＶＣＣを降圧してワード線駆動
用電圧ＳＶＩＩを発生するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部から供給される外
部電源電圧を降圧して内部電源電圧を発生する内部電源
電圧発生回路と、この内部電源電圧発生回路が発生する
内部電源電圧よりも高電圧のワード線駆動用電圧を発生
するワード線駆動用電圧発生回路とを設けて構成される
半導体記憶装置に関する。

【０００２】

【従来の技術】従来、ダイナミック・ランダム・アクセ
ス・メモリ（dynamic random accessmemory．以下、Ｄ
ＲＡＭという）として、図１３に、その要部を示すよう
なものが知られている。

【０００３】図中、１は外部から供給される外部電源電
圧ＶＣＣを降圧してなる内部電源電圧ＶＩＩを発生する
内部電源電圧発生回路（以下、ＶＩＩ発生回路という）
である。

【０００４】また、２はＶＩＩ発生回路１から発生され
る内部電源電圧ＶＩＩを昇圧してなるワード線駆動用電
圧ＳＶＩＩ（スーパーＶＩＩ）を発生するワード線駆動
用電圧発生回路（以下、ＳＶＩＩ発生回路という）であ
る。

【０００５】また、３はＶＩＩ発生回路１から発生され
る内部電源電圧ＶＩＩを電源電圧として供給される内部
回路、４はＳＶＩＩ発生回路２から発生されるワード線
駆動用電圧ＳＶＩＩが供給されるワード線選択回路であ
る。

【０００６】なお、５は外部から供給される外部電源電
圧ＶＣＣをＶＩＩ発生回路１に供給するＶＣＣ線、６は
ＶＩＩ発生回路１から発生される内部電源電圧ＶＩＩを
ＳＶＩＩ発生回路２及び内部回路３に供給するＶＩＩ
線、７はＳＶＩＩ発生回路２から発生されるワード線駆
動用電圧ＳＶＩＩをワード線選択回路４に供給するＳＶ
ＩＩ線である。

【０００７】ここに、ＳＶＩＩ発生回路２は、図１４に
示すように構成されている。図中、９はリング発振回路
であり、１０〜１２は電源電圧を内部電源電圧ＶＩＩと
するインバータである。

【０００８】また、１３は一端１３Ａをリング発振回路
９の出力電圧でポンピング（たたき上げ）されるキャパ
シタ、１４はキャパシタ１３の他端１３Ｂの電圧、即
ち、このＳＶＩＩ発生回路２から出力されるワード線駆
動用電圧ＳＶＩＩをＶＩＩ＋ＶＴＨ（エンハンスメント
形のｎＭＯＳトランジスタのスレッショルド電圧）に固
定するためのｎＭＯＳトランジスタである。

【０００９】また、図１５は、ワード線選択回路４を構
成するワード線駆動トランジスタの１個を示しており、
１６はワード線駆動トランジスタをなすエンハンスメン
ト形のｐＭＯＳトランジスタ、ＷＬはワード線であり、
このワード線ＷＬが選択されると、このワード線ＷＬに
はワード線駆動用電圧ＳＶＩＩが供給される。

【００１０】

【発明が解決しようとする課題】ここに、ＳＶＩＩ発生
回路２は、内部電源電圧ＶＩＩを昇圧して、ワード線駆
動用電圧ＳＶＩＩとして、ＶＩＩ＋ＶＴＨなる電圧を発
生させるように構成されている。

【００１１】このため、たとえば、特定のモード時、内
部回路３に多大な電流が流れ、内部電源電圧ＶＩＩが降
下してしまうと、ワード線駆動用電圧ＳＶＩＩも、内部
電源電圧ＶＩＩに追随して降下してしまうことになる。

【００１２】また、製造プロセスにおける不良のために
物理的に接地されているワード線がある場合、このワー
ド線が選択されると、ワード線駆動用電圧ＳＶＩＩが降
下し、このワード線駆動用電圧ＳＶＩＩが依存している
内部電源電圧ＶＩＩも降下してしまう場合がある。

【００１３】このように、図１３に示すＤＲＡＭにおい
ては、内部電源電圧ＶＩＩが降下すると、ワード線駆動
用電圧ＳＶＩＩも降下してしまい、また、ワード線駆動
用電圧ＳＶＩＩが降下すると、内部電源電圧ＶＩＩも降
下してしまう場合があり、安定な動作を確保することが
できない場合があるという問題点があった。

【００１４】また、このように、内部電源電圧ＶＩＩ及
びワード線駆動用電圧ＳＶＩＩの両方の電圧が降下して
しまうと、内部電源電圧ＶＩＩ及びワード線駆動用電圧
ＳＶＩＩの両方の電圧を回復させなければならないの
で、この電圧の回復に多大な電力を消費してしまうとい
う問題点があった。

【００１５】本発明は、かかる点に鑑み、内部電源電圧
ＶＩＩ及びワード線駆動用電圧ＳＶＩＩの一方が降下し
てしまった場合においても、他方の電圧は降下しないよ
うにし、動作の安定性を確保すると共に、降下した電圧
の回復に要する電力の低減化を図ることができるように
した半導体記憶装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明による半導体記憶
装置は、外部から供給される外部電源電圧ＶＣＣを降圧
して内部電源電圧ＶＩＩを発生するＶＩＩ電圧発生回路
と、内部電源電圧ＶＩＩよりも高電圧のワード線駆動用
電圧ＳＶＩＩを発生するＳＶＩＩ発生回路とを設け、内
部電源電圧ＶＩＩを所定の内部回路に供給すると共に、
ワード線駆動用電圧ＳＶＩＩをワード線の選択を行うワ
ード線選択回路に供給するように構成される半導体記憶
装置を改良するものであり、ＳＶＩＩ発生回路は、外部
電源電圧ＶＣＣを降圧又は昇圧してワード線駆動用電圧
を発生するように構成するというものである。

【００１７】

【作用】本発明においては、ＳＶＩＩ発生回路は、外部
電源電圧ＶＣＣを降圧又は昇圧してワード線駆動用電圧
を発生するように構成するとしたことにより、何らかの
原因で内部電源電圧ＶＩＩが降下したとしても、ワード
線駆動用電圧ＳＶＩＩは、この影響を受けることはな
い。

【００１８】また、同様の理由により、製造プロセスに
おける不良で物理的に接地されているワード線を選択し
た場合等、何らかの原因でワード線駆動用電圧ＳＶＩＩ
が降下したとしても、内部電源電圧ＶＩＩは、この影響
を受けることはない。

【００１９】このように、本発明によれば、内部電源電
圧ＶＩＩ又はワード線駆動用電圧ＳＶＩＩの一方が降下
した場合においても、他方の電圧は、この影響を受ける
ことはないので、動作の安定性を確保することができ
る。

【００２０】また、この場合、内部電源電圧ＶＩＩ及び
ワード線駆動用電圧ＳＶＩＩのうち、一方の電圧を回復
させれば足りるので、降下した電圧の回復に要する電力
の低減化を図ることができる。

【００２１】

【実施例】以下、図１〜図１２を参照して、本発明の第
１実施例〜第３実施例について、本発明をＤＲＡＭに適
用した場合を例にして説明する。

【００２２】第１実施例・・図１〜図５図１は本発明の第１実施例の要部を示す回路図である。
図中、１８は外部から供給される外部電源電圧ＶＣＣを
降圧してなる内部電源電圧ＶＩＩを発生するＶＩＩ発生
回路、１９は外部電源電圧ＶＣＣを降圧してなるワード
線駆動用電圧ＳＶＩＩを発生するＳＶＩＩ発生回路であ
る。

【００２３】また、２０はＶＩＩ発生回路１８から発生
される内部電源電圧ＶＩＩを供給される内部回路、２１
はＳＶＩＩ発生回路１９から発生されるワード線駆動用
電圧ＳＶＩＩが供給されるワード線選択回路である。

【００２４】なお、２２は外部から供給される外部電源
電圧ＶＣＣをＶＩＩ発生回路１８に供給するＶＣＣ線、
２３はＶＩＩ発生回路１８から発生される内部電源電圧
ＶＩＩを内部回路２０に供給するＶＩＩ線、２４はＳＶ
ＩＩ発生回路１９から発生される電圧ＳＶＩＩをワード
線選択回路２１に供給するＳＶＩＩ線である。

【００２５】ここに、ＶＩＩ発生回路１８は、図２に、
その回路図を示すように構成されている。図中、２６〜
２８はそれぞれダイオード接続されたエンハンスメント
形のｎＭＯＳトランジスタ、２９は抵抗である。

【００２６】このＶＩＩ発生回路１８は、ノード３０に
内部電源電圧ＶＩＩとして、ＶＣＣ−３×ＶＴＨなる電
圧を得るとするものである。

【００２７】また、ＳＶＩＩ発生回路１９は、図３に、
その回路図を示すように構成されている。図中、３２は
ダイオード接続されたエンハンスメント形のｎＭＯＳト
ランジスタ、３３は抵抗である。

【００２８】このＳＶＩＩ発生回路１９は、ノード３４
にワード線駆動用電圧ＳＶＩＩとして、ＶＣＣ−ＶＴＨ
なる電圧を得るとするものである。

【００２９】この第１実施例においては、外部電源電圧
ＶＣＣと、内部電源電圧ＶＩＩと、ワード線駆動用電圧
ＳＶＩＩとの関係は、図４に示すようになる。

【００３０】即ち、内部電源電圧ＶＩＩは、外部電源電
圧ＶＣＣ−３×ＶＴＨの関係を持って外部電源電圧ＶＣ
Ｃに追随して変化し、ワード線駆動電圧ＳＶＩＩは、Ｖ
ＣＣ−ＶＴＨの関係を持って外部電源電圧ＶＣＣに追随
して変化する。

【００３１】また、図５は、ワード線選択回路２１を構
成するワード線駆動トランジスタの１個を示しており、
３６はワード線駆動トランジスタをなすエンハンスメン
ト形のｎＭＯＳトランジスタ、ＷＬはワード線である。

【００３２】このワード線ＷＬが選択されると、このワ
ード線ＷＬに対して、ＳＶＩＩ−ＶＴＨ＝ＶＣＣ−ＶＴ
Ｈ−ＶＴＨ＝ＶＣＣ−２×ＶＴＨが供給される。

【００３３】なお、ワード線選択回路２１を構成するワ
ード線駆動トランジスタは、図１５に示すように構成す
ることもでき、この場合には、ワード線駆動用電圧ＳＶ
ＩＩ＝ＶＩＩ＋ＶＴＨであれば足りる。

【００３４】この第１実施例においては、ＳＶＩＩ発生
回路１９は、外部電源電圧ＶＣＣを降圧してワード線駆
動用電圧を発生するように構成されているので、何らか
の原因で内部電源電圧ＶＩＩが降下したとしても、ワー
ド線駆動用電圧ＳＶＩＩは、この影響を受けることはな
い。

【００３５】また、同様の理由により、製造プロセスに
おける不良で物理的に接地されているワード線を選択し
た場合等、何らかの原因でワード線駆動用電圧ＳＶＩＩ
が降下したとしても、内部電源電圧ＶＩＩは、この影響
を受けることはない。

【００３６】このように、この第１実施例によれば、内
部電源電圧ＶＩＩ又はワード線駆動用電圧ＳＶＩＩの一
方が降下した場合においても、他方の電圧は、この影響
を受けることはないので、動作の安定性を確保すること
ができる。

【００３７】また、この場合、内部電源電圧ＶＩＩ及び
ワード線駆動用電圧ＳＶＩＩのうち、一方の電圧を回復
させれば足りるので、降下した電圧の回復に要する電力
の低減化を図ることができる。

【００３８】第２実施例・・図６〜図８本発明の第２実施例は、図１に示すＶＩＩ発生回路１８
については、図６に示すように構成し、ＳＶＩＩ発生回
路１９については、図７に示すように構成し、その他に
ついては、図１に示す第１実施例と同様に構成するとい
うものである。

【００３９】図６において、３８は基準電圧発生回路で
あり、３９は抵抗、４０、４１はダイオード接続された
エンハンスメント形のｎＭＯＳトランジスタである。こ
の基準電圧発生回路３８は、ノード４２に基準電圧ＶＲ
１として、２ＶＴＨを得るというものである。

【００４０】また、４３はオペアンプ、４４はシリーズ
レギュレータをなすエンハンスメント形のｐＭＯＳトラ
ンジスタ、４５は抵抗であり、このＶＩＩ発生回路１８
は、ノード４６に内部電源電圧ＶＩＩとして、２ＶＴＨ
（ＶＲ１）を得るというものである。

【００４１】また、図７において、４８は基準電圧発生
回路であり、４９は抵抗、５０〜５３はダイオード接続
されたエンハンスメント形のｎＭＯＳトランジスタであ
る。この基準電圧発生回路４８は、ノード５４に基準電
圧ＶＲ２として、４×ＶＴＨを得るというものである。

【００４２】また、５５はオペアンプ、５６はシリーズ
レギュレータをなすエンハンスメント形のｐＭＯＳトラ
ンジスタ、５７は抵抗であり、このＳＶＩＩ発生回路１
９は、ノード５８にワード線駆動用電圧ＳＶＩＩとし
て、４×ＶＴＨ（ＶＲ２）を得るというものである。

【００４３】この第２実施例においては、外部電源電圧
ＶＣＣと、内部電源電圧ＶＩＩと、ワード線駆動用電圧
ＳＶＩＩとの関係は、図８に示すようになる。

【００４４】即ち、外部電源電圧ＶＣＣが２×ＶＴＨに
上昇するまでは、内部電源電圧ＶＩＩ＝ＶＣＣとなり、
外部電源電圧ＶＣＣが２×ＶＴＨ以上に上昇すると、内
部電源電圧ＶＩＩ＝２×ＶＴＨとなる。

【００４５】また、外部電源電圧ＶＣＣが４×ＶＴＨに
上昇するまでは、ワード線駆動用電圧ＳＶＩＩ＝ＶＣＣ
となり、外部電源電圧ＶＣＣ＝４×ＶＴＨ以上に上昇す
ると、ワード線駆動用電圧ＳＶＩＩ＝４×ＶＴＨとな
る。

【００４６】この第２実施例においても、ＳＶＩＩ発生
回路１９は、外部電源電圧ＶＣＣを降圧してワード線駆
動用電圧を発生するように構成されているので、何らか
の原因で内部電源電圧ＶＩＩが降下したとしても、ワー
ド線駆動用電圧ＳＶＩＩは、この影響を受けることはな
い。

【００４７】また、同様の理由により、製造プロセスに
おける不良で物理的に接地されているワード線を選択し
た場合等、何らかの原因でワード線駆動用電圧ＳＶＩＩ
が降下したとしても、内部電源電圧ＶＩＩは、この影響
を受けることはない。

【００４８】このように、この第２実施例によっても、
内部電源電圧ＶＩＩ又はワード線駆動用電圧ＳＶＩＩの
一方が降下した場合においても、他方の電圧は、この影
響を受けることはないので、動作の安定性を確保するこ
とができる。

【００４９】また、この場合、内部電源電圧ＶＩＩ及び
ワード線駆動用電圧ＳＶＩＩのうち、一方の電圧を回復
させれば足りるので、降下した電圧の回復に要する電力
の低減化を図ることができる。

【００５０】第３実施例・・図９〜図１２本発明の第３実施例は、図１に示すＶＩＩ発生回路１８
については、図６に示すように構成し、ＳＶＩＩ発生回
路１９については、図９に示すように構成し、その他に
ついては、図１に示す第１実施例と同様に構成するとい
うものである。

【００５１】図９において、６０は外部電源電圧ＶＣＣ
を昇圧してなるワード線駆動用電圧ＳＶＩＩを発生する
ＳＶＩＩ発生回路、６１は図７に示すＳＶＩＩ発生回路
と同一の回路構成を有するＳＶＩＩ発生回路である。

【００５２】また、６２はＳＶＩＩ発生回路６０から出
力されるワード線駆動用電圧ＳＶＩＩと、ＳＶＩＩ発生
回路６１から出力されるワード線駆動用電圧ＳＶＩＩと
を選択して出力する選択回路である。

【００５３】ここに、ＳＶＩＩ発生回路６０において、
６３はリング発振回路であり、６４〜６６は電源電圧を
外部電源電圧ＶＣＣとするインバータである。

【００５４】また、６７は一端６７Ａをリング発振回路
６１の出力電圧でポンピングされるキャパシタ、６８は
キャパシタ６７の他端６７Ｂの電圧、即ち、このＳＶＩ
Ｉ発生回路６０から出力されるワード線駆動用電圧ＳＶ
ＩＩをＶＩＩ＋ＶＴＨに固定するためのｎＭＯＳトラン
ジスタである。

【００５５】ここに、ＳＶＩＩ発生回路６０において
は、外部電源電圧ＶＣＣと、ワード線駆動用電圧ＳＶＩ
Ｉとの関係は、図１０に示すようになり、ＳＶＩＩ発生
回路６１においては、外部電源電圧ＶＣＣと、ワード線
駆動用電圧ＳＶＩＩとの関係は、図１１に示すようにな
る。

【００５６】即ち、ＳＶＩＩ発生回路６０においては、
ワード線駆動用電圧ＳＶＩＩは、ＶＣＣ＋ＶＴＨの関係
を持って外部電源電圧ＶＣＣに追随して変化する。

【００５７】また、ＳＶＩＩ発生回路６１においては、
外部電源電圧ＶＣＣが４×ＶＴＨに上昇するまでは、ワ
ード線駆動用電圧ＳＶＩＩ＝ＶＣＣとなり、外部電源電
圧ＶＣＣが４×ＶＴＨ以上に上昇すると、ワード線駆動
用電圧ＳＶＩＩ＝４×ＶＴＨとなる。

【００５８】ここに、選択回路６２は、外部電源電圧Ｖ
ＣＣが４×ＶＴＨとなるまでは、ＳＶＩＩ発生回路６０
から出力されるワード線駆動用電圧ＳＶＩＩを選択して
出力し、外部電源電圧ＶＣＣが４×ＶＴＨ以上になる
と、ＳＶＩＩ発生回路６１から出力されるワード線駆動
用電圧ＳＶＩＩを選択して出力する。

【００５９】したがって、このＳＶＩＩ発生回路１９に
おいては、外部電源電圧ＶＣＣと、内部電源電圧ＶＩＩ
と、ワード線駆動用電圧ＳＶＩＩとの関係は、図１２に
示すようになる。

【００６０】即ち、外部電源電圧ＶＣＣが４×ＶＴＨに
上昇するまでは、ワード線駆動用電圧ＳＶＩＩ＝ＶＣＣ
＋ＶＴＨとなり、外部電源電圧ＶＣＣが４×ＶＴＨ以上
に上昇すると、ワード線駆動用電圧ＳＶＩＩ＝４×ＶＴ
Ｈとなる。

【００６１】また、外部電源電圧ＶＣＣが２×ＶＴＨに
上昇するまでは、内部電源電圧ＶＩＩ＝ＶＣＣとなり、
外部電源電圧ＶＣＣが２×ＶＴＨ以上に上昇すると、内
部電源電圧ＶＩＩ＝２×ＶＴＨとなる。

【００６２】即ち、この第３実施例においては、外部電
源電圧ＶＣＣが４×ＶＴＨに上昇するまでの間において
も、ワード線駆動用電圧ＳＶＩＩ＝ＶＩＩ＋ＶＴＨの関
係を得ることができるので、動作範囲を拡大することが
できる。

【００６３】この第３実施例においても、ＳＶＩＩ発生
回路１９は、外部電源電圧ＶＣＣを降圧させてワード線
駆動用電圧を発生するように構成されているので、何ら
かの原因で内部電源電圧ＶＩＩが降下したとしても、ワ
ード線駆動用電圧ＳＶＩＩは、この影響を受けることは
ない。

【００６４】また、同様の理由により、製造プロセスに
おける不良で物理的に接地されているワード線を選択し
た場合等、何らかの原因でワード線駆動用電圧ＳＶＩＩ
が降下したとしても、内部電源電圧ＶＩＩは、この影響
を受けることはない。

【００６５】このように、この第３実施例によっても、
内部電源電圧ＶＩＩ又はワード線駆動用電圧ＳＶＩＩの
一方が降下した場合においても、他方の電圧は、この影
響を受けることはないので、動作の安定性を確保するこ
とができる。

【００６６】また、この場合、内部電源電圧ＶＩＩ及び
ワード線駆動用電圧ＳＶＩＩのうち、一方の電圧を回復
させれば足りるので、降下した電圧の回復に要する電力
の低減化を図ることができる。

【００６７】

【発明の効果】以上のように、本発明によれば、ＳＶＩ
Ｉ発生回路は、外部電源電圧ＶＣＣを降圧又は昇圧して
ワード線駆動用電圧を発生するように構成するとしたこ
とにより、何らかの原因で内部電源電圧ＶＩＩ又はワー
ド線駆動用電圧ＳＶＩＩの一方が降下した場合において
も、他方の電圧は、この降下の影響を受けることはない
ので、動作の安定性を確保することができると共に、降
下した電圧の回復に要する電力の低減化を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す回路図であ
る。

【図２】本発明の第１実施例が内蔵するＶＩＩ発生回路
を示す回路図である。

【図３】本発明の第１実施例が内蔵するＳＶＩＩ発生回
路を示す回路図である。

【図４】本発明の第１実施例における外部電源電圧と、
内部電源電圧と、ワード線駆動用電圧との関係を示す図
である。

【図５】本発明の第１実施例が備えるワード線駆動トラ
ンジスタを示す図である。

【図６】本発明の第２実施例が内蔵するＶＩＩ発生回路
を示す回路図である。

【図７】本発明の第２実施例が内蔵するＳＶＩＩ発生回
路を示す回路図である。

【図８】本発明の第２実施例における外部電源電圧と、
内部電源電圧と、ワード線駆動用電圧との関係を示す図
である。

【図９】本発明の第３実施例が内蔵するＳＶＩＩ発生回
路を示す回路図である。

【図１０】本発明の第３実施例が内蔵するＳＶＩＩ発生
回路を構成する一方のＳＶＩＩ発生回路における外部電
源電圧と、ワード線駆動用電圧との関係を示す図であ
る。

【図１１】本発明の第３実施例が内蔵するＳＶＩＩ発生
回路を構成する他方のＳＶＩＩ発生回路における外部電
源電圧と、ワード線駆動用電圧との関係を示す図であ
る。

【図１２】本発明の第３実施例における外部電源電圧
と、内部電源電圧と、ワード線駆動用電圧との関係を示
す図である。

【図１３】従来のＤＲＡＭの一例の要部を示す回路図で
ある。

【図１４】図１３に示すＤＲＡＭが備えるＳＶＩＩ発生
回路を示す回路図である。

【図１５】図１３に示すＤＲＡＭが備えるワード線駆動
トランジスタを示す図である。

【符号の説明】

１８ＶＩＩ発生回路１９ＳＶＩＩ発生回路２０内部回路２１ワード線選択回路２２ＶＣＣ線２３ＶＩＩ線２４ＳＶＩＩ線

Claims

【特許請求の範囲】

【請求項１】外部から供給される外部電源電圧を降圧し
て内部電源電圧を発生する内部電源電圧発生回路と、前
記内部電源電圧よりも高電圧のワード線駆動用電圧を発
生するワード線駆動用電圧発生回路とを設け、前記内部
電源電圧を所定の内部回路に供給すると共に、前記ワー
ド線駆動用電圧をワード線の選択を行うワード線選択回
路に供給するように構成される半導体記憶装置におい
て、前記ワード線駆動用電圧発生回路は、前記外部電源電圧
を降圧又は昇圧して前記ワード線駆動用電圧を発生する
ように構成されていることを特徴とする半導体記憶装
置。
【請求項２】前記内部電源電圧発生回路は、前記外部電
源電圧に追随する内部電源電圧を発生し、前記ワード線
駆動用電圧発生回路は、前記外部電源電圧に追随するワ
ード線駆動用電圧を発生するように構成されていること
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】外部から供給される外部電源電圧を降圧し
て内部電源電圧を発生する内部電源電圧発生回路と、前
記内部電源電圧よりも高電圧のワード線駆動用電圧を発
生するワード線駆動用電圧発生回路とを設け、前記内部
電源電圧を所定の内部回路に供給すると共に、前記ワー
ド線駆動用電圧をワード線の選択を行うワード線選択回
路に供給するように構成される半導体記憶装置におい
て、前記内部電源電圧発生回路は、前記外部電源電圧が第１
の電圧に上昇するまでは、内部電源電圧として前記外部
電源電圧と同一電圧を発生し、前記外部電源電圧が前記
第１の電圧以上に上昇すると、内部電源電圧として前記
第１の電圧と同一電圧を発生し、前記ワード線駆動用電圧発生回路は、前記外部電源電圧
が前記第１の電圧よりも高電圧の第２の電圧に上昇する
までは、ワード線駆動用電圧として前記外部電源電圧と
同一電圧を発生し、前記外部電源電圧が前記第２の電圧
以上に上昇すると、ワード線駆動用電圧として前記第２
の電圧と同一電圧を発生するように構成されていること
を特徴とする半導体記憶装置。
【請求項４】外部から供給される外部電源電圧を降圧し
て内部電源電圧を発生する内部電源電圧発生回路と、前
記内部電源電圧よりも高電圧のワード線駆動用電圧を発
生するワード線駆動用電圧発生回路とを設け、前記内部
電源電圧を所定の内部回路に供給すると共に、前記ワー
ド線駆動用電圧をワード線の選択を行うワード線選択回
路に供給するように構成される半導体記憶装置におい
て、前記内部電源電圧発生回路は、前記外部電源電圧が第１
の電圧に上昇するまでは、内部電源電圧として前記外部
電源電圧と同一電圧を発生し、前記外部電源電圧が前記
第１の電圧以上に上昇すると、内部電源電圧として前記
第１の電圧と同一電圧を発生し、前記ワード線駆動用電圧発生回路は、前記外部電源電圧
を昇圧してなるワード線駆動用電圧を発生する第１のワ
ード線駆動電圧発生回路と、前記外部電源電圧が前記第
１の電圧よりも高電圧の第２の電圧に上昇するまでは、
ワード線駆動用電圧として前記外部電源電圧と同一電圧
を発生し、前記外部電源電圧が前記第２の電圧以上に上
昇すると、ワード線駆動用電圧として前記第２の電圧と
同一電圧を発生する第２のワード線駆動用電圧発生回路
と、前記外部電源電圧が前記第２の電圧に上昇するまで
は、前記第１のワード線駆動電圧発生回路から出力され
るワード線駆動用電圧を選択して出力し、前記外部電源
電圧が前記第２の電圧以上に上昇すると、前記第２のワ
ード線駆動電圧発生回路から出力されるワード線駆動用
電圧を選択して出力する選択回路とを設けて構成されて
いることを特徴とする半導体記憶装置。