JPS5812680B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリに係わり、特に静止（スタティッ
ク）メモリにおける列線（データ線）部の改良に関する
ものである。

第１図は従来の代表的な半導体メモリ（ＭＯＳ静止メモ
リ）を示す概略図である。

図において１はアドレス入力Ａ０，Ａ１，Ａ２・・・を
デコードするＸデコーダ、２０，２１，２２・・・はこ
のＸデコーダに接続される行線、３０，３１，・・・は
列線、４，４，・・・はＭＯＳトランジスタよりなるメ
モリセル、５０，５１，・・・は列選択用ＭＯＳトラン
ジスタ、６はアドレス入力ａ０，ａ１，ａ２，・・・を
デコードしトランジスタ５０，５１，・・・を選択的に
駆動するＹデコーダ、７は列線３０，３１，・・・のデ
ータ検出を行なう電圧センス回路である。

第２図は従来の半導体メモリの他の例で、センス節点が
メモリセルの列線に直接的に接続された場合の例である
。

この場合例えば列線３０にはこれを選択するためのＭＯ
Ｓトランジスタ８０，８１，８２，・・・が接続され、
各列線はノア回路８を介してセンス回路７に接続される
。

上記第１図，第２図のメモリの動作は、メモリアレイに
おける列線及びセンス接点がプルアップトランジスタ（
図示せず）によって充電される。

そしてアレイの列線が遺択されたメモリセルに結合され
ると、列線及びセンス節点の電荷がメモリセルの２進状
態に応じて放電する。

するとセンス節点に結合されている電圧センス回路が列
線の電位を検出し、メモリセルの２進状態を検出した信
号を発生するものである。

上記のような従来の回路においては、プルアップトラン
ジスタの導通抵抗が小さいとプルアップトランジスタは
列線を迅速に充電し、データ読出しを速くする。

ところが導通抵抗が小さいと、プルアップトランジスタ
が放電に抵抗するから、列線の放電は遅くなる。

このように、列線の放電中は高抵抗のプルアップトラン
ジスタが望ましく、また充電するためには低抵抗のプル
アップトランジスタが望ましいが、両方を同時に満足す
ることはできないので、一般に許容できる充放電時間に
は妥協が必要である。

本発明は上記実情に鑑みてなされたもので、プルアップ
トランジスタつまり負荷素子の抵抗値を可変することに
より、列線への充電つまりプリチャージ時には前記負荷
素子の抵抗値を小としてプリチャージを早く行なわせ、
かつ列線の放電時には前記負荷素子の抵抗値を大として
列線への充電を阻止するように作用させ、これによりデ
ータの読出しが早く行なえるようにした半導体メモリを
提供しようとするものである。

以下第３図を参照して本発明の一実施例を説明する。

本実施例は第１図の場合に対応しているので、対応する
個所には同一符号を用いる。

また以下説明するＭＯＳトランジスタは全てＮチャネル
型でかつ特に指定しない限りエンハンスメント型のもの
を用いているものとし、又正論理とする。

第３図において列線３０は、列選択用ＭＯＳトランジス
タ５０を介して電圧センス回路７に接続され、また列線
３０はプルアップトランジスタとして用いられるデプレ
ツション型負荷ＭＯＳトランジスタ１１、例えばエンハ
ンスメント型ＭＯＳトランジスタ（デプレツション型で
もよい）１２を並列に介して＋Ｅ（正電源）に接続され
る。

列選択用トランジスタ５０の列選択信号はＹ０であり、
またトランジスタ１２はそのゲート信号Ａで抵抗値が制
御される。

列線３０とアース間には多数のメモリセルを形成するＭ
ＯＳトランジスタ４１，４２，・・・が配置されるが、
ここで示されるトランジスタ４２のドレイン側はオープ
ン状態である。

トランジスタ４１，４２，・・・に供給される行選択信
号はＸ０，Ｘ１，・・・である。

なお電圧センス回路７は列選択用ＭＯＳトランジス５１
，・・・を介してそれぞれ対応する列線に接続されてい
る。

上記構成を有したメモリにおいて、列線３０の充放電を
制御する信号Ａは、第４図の波形図にも示される如く本
メモリのアドレス信号ＡＤ１の切換わり目に発生する。

この信号Ａのパルス巾は、列線がプリチャージ（充電）
されるに要する時間と、アドレス切換え後Ｘ（行）デコ
ード信号（又はＹデコード信号）が行線（又はトランジ
スタ５０，５１・・・）に伝わる時間とのうち、長い方
の時間に合わせて決定される。

信号Ａが高レベル（この場合は“１”レベル）の間はト
ランジスタ１２は導通して列線３０への充電が行なわれ
る。

この時負荷素子１１も導通状態であるから、列線へのプ
リチャージは両トランジスタ１１，１２を通じて行なわ
れることとなり、充電時の抵抗値は、トランジスタ１２
の無い場合に比べて小となる。

尚トランジスタ１２のオン抵抗を小さく選べば、充電時
の抵抗も小さくなる。

従って列線のプリャージ（充電）に要する時間は、従来
に比べて大巾に短くなるものである。

一方、信号Ａが低レベル（この場合は“０”レベル）の
間はトランジスタ１２は非導通であるので、この時の抵
抗値はトランジスタ１１の抵抗値だけとなる。

トランジスタ１１は列線３０の“１”レベル保持のため
に用いられるので、抵抗値は大の方がよい。

従ってメモリセル（例えば４１）による列線の放電は速
やかに行なわれ、しかもトランジスタ１１のオン抵抗が
大であることにより、信号が“０”レベルである間の電
力消費は極小となるものである。

また本発明は、メモリセルが接続される列線に、プリチ
ャージを助けるトランジスタ１２を接続し、トランジス
タ１１および１２の双方から並列的にプリチャージを行
なわせることにより迅速なプリチャージを行なわせ、ま
た列線の放電時にはトランジスタ１２を非導通状態とし
て、迅速な放電が行なえるようにしたものである。

すなわちトランジスタ１１をプリチャージにも利用する
ことにより、プリチャージ用トランジスタと、メモリセ
ルに対する負荷トランジスタの両方の機能を兼用させる
ようにしたものである。

このため、本発明によれば、第１１図の如く、プリチャ
ージ終了の判定は、列線電位検出のための電圧センス回
路のセンスレベルの上側イあるいは下側口のどちらでも
よい。

このため、動作マージンが広くなり、また製造時の種々
の条件のバラツキにも強くなるというメリットがある。

すなわち、第１１図口の様に、プリチャージが電圧セン
ス回路のセンスレベル以下の所で終了しても、メモリセ
ルに“１”のデータが記憶されていれば、トランジスタ
１１により列線が充電されセンスレベルを越えることが
出来る。

また、メモリセル“０”のデータが記憶されている時は
、すみやかに列線は放電される。

イの様に、プリチャージがセンスレベルを越えた所で終
了した時は、メモリセルに“０”のデータが記憶されて
いれば、列線は放電され、列線電位がセンスレベルより
下がった所で、データは読み出される。

またメモリセルに“１”のデータが記憶されている時は
、トランジスタ１１により列線はさらに充電されデータ
は電圧センス回路から出力される。

このように、本発明によれば、プリチャージは、電圧セ
ンス回路のセンスレベルの上側でも下側でもよく、特に
下側の時は、トランジスタ１１があるためこれにより列
線は、充電され迅速に正確なデータを読み出すことが出
来る。

第５図は上記信号Ａを得るための回路である。

即ちアドレス信号ＡＤ１を排他的論理和回路２１の一方
の入力端に供給し、アドレス信号ＡＤ１を遅延回路２２
を介して排他的論理和回路２１の他方の入力端に供給す
る。

この回路２１の出力端はノア回路２３の入力端に接続し
、この回路２３から信号Ａを得るようにしたもので、こ
の回路によれば、遅延回路２２の遅れ時間分のパルス幅
（どの幅は第３図の場合と同様）をもった信号Ａを得る
ことができる。

ノア回路２３の入力端には、排他的論理和回路２１、遅
延回路２２と同様の回路が１個、つまり本メモリのＸ（
行）デコーダとＹ（列）デコーダの入力数を合わせた数
だけ接続されるものである。

上記第５図の回路は排他的論理和回路２１があるため、
２入力ノア回路が４個ほど必要となって構成が複雑化さ
れるので、これをもつと簡単にしたのが第６図である。

この回路は、デプレツション型トランジスタ３１、エン
ハンスメント型トランジスタ３２、容量３３で、立上り
が遅くかつ立下りが早いインターバ３４を形成し、アド
レス入力ＡＤ１を必要時間かけて反転しその出力ａを、
デプレツション型トランジスタ３５、エンハンスメント
型トランジスタ３６，３７よりなるノア回路３８のトラ
ンジスタ３６のゲート入力とする。

またアドレス入力ＡＤ１を、デプレツション型トランジ
スタ３９、エンハンスメント型 タ４０よりなるインバータ４１で反転し、デプレツショ
ン型トランジスタ４２、エンハンスメント型トランジス
タ４３ かつ立下りが早いインバータ４５を形成し、反転入力ｂ
を必要時間かけて反転し、その出力Ｃをノア回路３８の
トランジスタ３７のゲート入力とする。

ノア回路３８の出力ＡＤ１′はインバータ３４または４
５の出力が所定値に立上るまでの時間幅を有したパルス
となり、ノア回路４６、インバータ４７を介して信号Ａ
が得られるものである。

第７図は以上の動作を示すタイミングチャートである。

なおここではインバータ３４，４５の負荷ＭＯＳトラン
ジスタのオン抵抗を大にして信号ａ，ｃが“１”になる
時間を遅くしているが、逆に“０”になる時間が遅くな
るように形成してもよく、この場合インバータ４７は不
要になる。

また上記信号Ａを得る回路は本メモリを構成するＬＳＩ
の内部に形成するか、外部に形成するかは自由である。

第８図は本発明の他の実施例で、第２図の場合に対応し
、センス節点が列線に直接的に接続されたＲＯＭを示し
ている。

本実施例において前実施例と対応する個所には同一符号
を付して説明を省略する。

第８図の回路構成では、列線３０の選択された状態にお
いてトランジスタ８０，８１，・・・がすべてオフ状態
（ｙ０＝ｙ１＝・・・“０”）になっている。

従ってｙ０，ｙ１，・・・が“０”の時が列線３０が選
択された状態であり、ｙ０，ｙ１，・・・のどれか１つ
以上が“１”の時には列線３０は選択されず、別の列線
が選択されている。

なお本発明は上記実施例に限られることなく、第３図に
おいてエンハンスメント型ＭＯＳトランジスタ１２をデ
プレツション型ＭＯＳトランジスタで置換えることによ
り、負荷ＭＯＳトランジスタ１１を省略することができ
る。

即ちデプレツション型ＭＯＳトランジスタのＶＧ−ＩＤ
特性（ＶＧはゲート電圧で信号Ａに対応し、■Ｄはドレ
イン電流）は第９図に示される如くなるから、信号Ａが
“１”レベルである時つまりプリチャージ時には上記デ
プレツション型ＭＯＳトランジスタは低抵抗となって列
線への充電を早くし、信号Ａが“０”レベルである時は
高抵抗となって列線の放電を助けるように作用し、従っ
て前記各実施例と同様の効果が期待できる。

また実施例では半導体メモリをＮチャネル型ＭＯＳトラ
ンジスタで形成したが、電源の極性等を考慮することに
よりＰチャンネル型ＭＯＳトランジスタで形成すること
もできる。

また第１０図のように、第８図の負荷素子の配置を第３
図の如きメモリに適用することもできる。

従って以上説明した如く本発明によれば、列線に接続さ
れる負荷素子の抵抗値を、充放電に対応させて変化させ
るようにしたので、データの読出しが早く行なえる半導
体メモリを提供できるものである。

【図面の簡単な説明】

第１図、第２図はＭＯＳ半導体メモリの概略的回路図、
第３図は本発明の一実施例の回路図、第４図は同回路の
作用を示すタイミングチャート、第５図、第６図は同回
路の一部詳細図、第７図は第６図の回路の作用を示すタ
イミングチャート、第８図及び第１０図は本発明の応用
例の回路図、第９図は本発明の更に他の応用例を説明す
るためのトランジスタ特性図、第１１図は本発明の実施
例の作用効果説明図である。 ２０，２１・・・・・・行線、３０，３１・・・・・・
列線、４１，４２・・・・・・メモリセル、５０，５１
，８０，８１・・・・・・列選択用ＭＯＳトランジスタ
、７・・・・・・電圧センス回路、１１・・・・・・第
１の負荷素子、１２・・・・・・第２の負荷素子、Ａ・
・・・・・制御信号。

Claims (1)

【特許請求の範囲】
1. １行線と、この行線により選択的に駆動されるメモリセ
   ルと、このメモリセルに接続される列線と、この列線に
   接続される電圧センス回路と、前記列線にそれぞれ接続
   される第１のトランジスタ及び負荷素子兼プリチャージ
   素子としての第２のトランジスタと、前記第１のトラン
   ジスタを導通制御して前記列線をプリチャージし、前記
   第１のトランジスタの非導通時に前記メモリセルのデー
   タに応じて前記列線を放電或いは充電し、この充電は前
   記第２のトランジスタで行なう手段とを具備し、前記第
   １のトランジスタの導通制御は、アドレス信号とこのア
   ドレス信号を遅延した信号との比較で発生させるパルス
   信号により行なうものであることを特徴とする半導体メ
   モリ。