JPS589294A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS589294A JPS589294A JP57058304A JP5830482A JPS589294A JP S589294 A JPS589294 A JP S589294A JP 57058304 A JP57058304 A JP 57058304A JP 5830482 A JP5830482 A JP 5830482A JP S589294 A JPS589294 A JP S589294A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メ峰りに係わり、４１に静止（スタティ
ック）メ４９Ｋかける列−（データ線）部の改嵐に関す
るものであるＯ ＩＩｌｌｍは従来０代−表的な半導体メモリ（Ｍｏｌｅ
止メモサメモリす概略■である０図において１はアドレ
ス入カム・、ム１．ム雪・・・をデコードす為Ｘデコー
ダ２（１＊２３ｅ”雪’・・・はこのＸデコーダに接＠
１れる行線、３・、３１．・・・は列−，４，４，・・
・はＭ９８トランジスタよりなるメ峰リセルｅ ｓｌ、
ｓｌ、・・・線列選択用Ｍｏ１）ランジスタ、６線アド
レス入カー・、町、１重・・・セデコードしトランジス
タＳ・、ＩＩ、’ｔｅを選択的に駆動するＹデコーダ、
７唸列纏３・、３重、・・・のデータ検出を行なう電圧
センス回路であるＯ ｗｔｚａは従来の半導体メ４９の他の例で、センス節点
がメモリセルの列−に直接的ＫＩＩｍ電れた鳩舎Ｏ例で
ある。仁の鳩舎例えば列線３・ＫＷこれを選択する丸め
のＭｏｌ ）うシジスタ＄・、Ｓ、、Ｓ訃・・・が接続
１れ、各列−はノアａＳＳ口を介してセンス回路１に接
続される０ 上記第１図、第２８のメモリ〇−作は、メ峰リアレイに
おける列線及びセンス接点がプルアツプトラシジ糞夕（
図示せず）ｋよ嗜で充電されるＯそしてア２レイの列線
が選択され九メ峰す竜ルに結合されると１列−及び奄ン
ス一点の電荷がメ奄り毫ルＯ雪進状態に応じで放電する
うす為と１７１節点に結合されでいる電圧センスａｍが
列−の電位を検出し、メ毫りセルの２通状態を検出した
信号を発生するものである。
ック）メ４９Ｋかける列−（データ線）部の改嵐に関す
るものであるＯ ＩＩｌｌｍは従来０代−表的な半導体メモリ（Ｍｏｌｅ
止メモサメモリす概略■である０図において１はアドレ
ス入カム・、ム１．ム雪・・・をデコードす為Ｘデコー
ダ２（１＊２３ｅ”雪’・・・はこのＸデコーダに接＠
１れる行線、３・、３１．・・・は列−，４，４，・・
・はＭ９８トランジスタよりなるメ峰リセルｅ ｓｌ、
ｓｌ、・・・線列選択用Ｍｏ１）ランジスタ、６線アド
レス入カー・、町、１重・・・セデコードしトランジス
タＳ・、ＩＩ、’ｔｅを選択的に駆動するＹデコーダ、
７唸列纏３・、３重、・・・のデータ検出を行なう電圧
センス回路であるＯ ｗｔｚａは従来の半導体メ４９の他の例で、センス節点
がメモリセルの列−に直接的ＫＩＩｍ電れた鳩舎Ｏ例で
ある。仁の鳩舎例えば列線３・ＫＷこれを選択する丸め
のＭｏｌ ）うシジスタ＄・、Ｓ、、Ｓ訃・・・が接続
１れ、各列−はノアａＳＳ口を介してセンス回路１に接
続される０ 上記第１図、第２８のメモリ〇−作は、メ峰リアレイに
おける列線及びセンス接点がプルアツプトラシジ糞夕（
図示せず）ｋよ嗜で充電されるＯそしてア２レイの列線
が選択され九メ峰す竜ルに結合されると１列−及び奄ン
ス一点の電荷がメ奄り毫ルＯ雪進状態に応じで放電する
うす為と１７１節点に結合されでいる電圧センスａｍが
列−の電位を検出し、メ毫りセルの２通状態を検出した
信号を発生するものである。
と記のような従来の回路においては、プルアップトラン
ジスタの導通抵抗が小さいと°プルアップトランジスタ
は列線を迅速に充電し、データ読出しを遮くする０とζ
ろが導通抵抗が小さいと、プルアップトランジスタが放
電に抵抗するから、列線の放電蝋遥くなる０°このｉう
に、列−〇放電中は高抵抗のプルアップトランジスタが
ＩＩ會しく、また充電するためＫｄ低抵抗のプルアップ
トラン４ジスタが望ましいが、両方を同一に満足するこ
とはできないので、−毅に許容できる充放電時間には妥
協が必畳である。
ジスタの導通抵抗が小さいと°プルアップトランジスタ
は列線を迅速に充電し、データ読出しを遮くする０とζ
ろが導通抵抗が小さいと、プルアップトランジスタが放
電に抵抗するから、列線の放電蝋遥くなる０°このｉう
に、列−〇放電中は高抵抗のプルアップトランジスタが
ＩＩ會しく、また充電するためＫｄ低抵抗のプルアップ
トラン４ジスタが望ましいが、両方を同一に満足するこ
とはできないので、−毅に許容できる充放電時間には妥
協が必畳である。
本発明は上記実情Ｋｌｌみてなされたもので、プルアッ
プトランジスタつｔ）負−素子の抵抗値を可変とすると
とにより、外線へＯ充電つ★）プリチャージ時にａｗｇ
負荷嵩±？抵抗値を小としてプリチャージを早く行なわ
−１，かつ″列線の放電時には前記負荷素子の抵抗値を
大をして列線へＯ充電を阻止するように作用させ、辷れ
によりデータの読出しが早く行な見るようにした半導体
メ毫すを提供しようとするｔのである。
プトランジスタつｔ）負−素子の抵抗値を可変とすると
とにより、外線へＯ充電つ★）プリチャージ時にａｗｇ
負荷嵩±？抵抗値を小としてプリチャージを早く行なわ
−１，かつ″列線の放電時には前記負荷素子の抵抗値を
大をして列線へＯ充電を阻止するように作用させ、辷れ
によりデータの読出しが早く行な見るようにした半導体
メ毫すを提供しようとするｔのである。
以下ａＳｌａを参照して本発明の一実施例を説明する＠
本実施例は第１図の場合に対応してい今ので、対応する
個所Ｋａ同一符号を用いる＠會九以下説明するＭ０８ト
ランジスタは金てＮチャネル置でかつ特に指定しなりｈ
＠リエンハンスメント装のものを用いているｔのとして
、叉正論層とする＠第３図にお−で列線３・は、列選択
用Ｍｏｌトランジスタ５ｏを介して電圧センス回路７に
１１続され、★九列線３ｏはプルアップトランジスタと
して用いられるデプレッシ冒ン型負荷Ｍ０８トランジス
タ１１．ｆｉ見ばエンハンスメン）１１ＭＯ５１） ９
ンジスタ（デプレッシ曹ンーでもよい）認を波列に介し
て＋Ｂ（正電源）−接続される。列−杭用トランジスタ
５・の、列選択信！はＹ・でＴｏＬ壜九トランジスタ琢
はそのゲート信号ムで抵抗値が制御され為０列線３・と
アー孟間に唸多数のメ峰リセルを形成するＭ０１１トラ
ンジスタ４１，４９．・・・が配置されるが、とζで示
１れるトランジスタ４鵞のドレイン側はオーれゐ行選択
信号ａ Ｘｌ 、Ｘｌ、・・・である０なお電圧センス
、回路・−７は列選択！ｆｉＭＯ８）ランジスタｓ１．
・・・を介してそれでれ対応する列線Ｋｉｌ続されてい
る〇、上記構成を有しぇメ令９にシｉて１列線３ｏの充
放電を制御す為信号ムは、１１４図のＳ！形図に％示さ
れる如く本メモリのアドレス信・ｊＡＤ、の切換ゎＤＩ
Ｋ発生する０この信号、＾のパルス中は、判御がプリチ
ャージ（充電）されるＫｌｌする時間と、アドレス切換
えＩＩＫ（行）デコー・ド信号（叉はＹデコード信号）
が行線（又はトランジスタ５６ｅ５１・・・）ｋ伝わる
時間とのうち、４長一方の時間に４１−ゎせて決定され
る０ −・□５．．・信号人６１ルベル
（仁の場合は＠ｌ＠レベル）の間はトランジスタ稔は導
通して一路３０への充電が行なわれる。この時負荷素子
１１も導過状塵であるから、列線へのプリチャージ唸両
トランジスタ１１゜１２を通じて行なわれる？−キとな
り、・充電時の抵抗値は、トランジスタ稔の無い場合に
比べて小となる・尚トランジスタ】２のオン抵抗を小さ
く選べは充゛１電啼の抵抗も小さくなる・従って列−〇
プリチャージ（充電）Ｋｌｌする時間は、従来に比べて
大巾に短くなるものである６ ゛ 一方、信号Ａが抵レベル（仁の場合は＠０”レベル）の
間はシランジメタ１２祉−導通でも為ので、この時の抵
抗値はトランジスタ１１の抵抗値だけとなる・トランジ
スタ１ｊは列−３１６の＠ｌ・”レベル保持のために用
−られ慝ので、抵抗値は大の方がよ−。
本実施例は第１図の場合に対応してい今ので、対応する
個所Ｋａ同一符号を用いる＠會九以下説明するＭ０８ト
ランジスタは金てＮチャネル置でかつ特に指定しなりｈ
＠リエンハンスメント装のものを用いているｔのとして
、叉正論層とする＠第３図にお−で列線３・は、列選択
用Ｍｏｌトランジスタ５ｏを介して電圧センス回路７に
１１続され、★九列線３ｏはプルアップトランジスタと
して用いられるデプレッシ冒ン型負荷Ｍ０８トランジス
タ１１．ｆｉ見ばエンハンスメン）１１ＭＯ５１） ９
ンジスタ（デプレッシ曹ンーでもよい）認を波列に介し
て＋Ｂ（正電源）−接続される。列−杭用トランジスタ
５・の、列選択信！はＹ・でＴｏＬ壜九トランジスタ琢
はそのゲート信号ムで抵抗値が制御され為０列線３・と
アー孟間に唸多数のメ峰リセルを形成するＭ０１１トラ
ンジスタ４１，４９．・・・が配置されるが、とζで示
１れるトランジスタ４鵞のドレイン側はオーれゐ行選択
信号ａ Ｘｌ 、Ｘｌ、・・・である０なお電圧センス
、回路・−７は列選択！ｆｉＭＯ８）ランジスタｓ１．
・・・を介してそれでれ対応する列線Ｋｉｌ続されてい
る〇、上記構成を有しぇメ令９にシｉて１列線３ｏの充
放電を制御す為信号ムは、１１４図のＳ！形図に％示さ
れる如く本メモリのアドレス信・ｊＡＤ、の切換ゎＤＩ
Ｋ発生する０この信号、＾のパルス中は、判御がプリチ
ャージ（充電）されるＫｌｌする時間と、アドレス切換
えＩＩＫ（行）デコー・ド信号（叉はＹデコード信号）
が行線（又はトランジスタ５６ｅ５１・・・）ｋ伝わる
時間とのうち、４長一方の時間に４１−ゎせて決定され
る０ −・□５．．・信号人６１ルベル
（仁の場合は＠ｌ＠レベル）の間はトランジスタ稔は導
通して一路３０への充電が行なわれる。この時負荷素子
１１も導過状塵であるから、列線へのプリチャージ唸両
トランジスタ１１゜１２を通じて行なわれる？−キとな
り、・充電時の抵抗値は、トランジスタ稔の無い場合に
比べて小となる・尚トランジスタ】２のオン抵抗を小さ
く選べは充゛１電啼の抵抗も小さくなる・従って列−〇
プリチャージ（充電）Ｋｌｌする時間は、従来に比べて
大巾に短くなるものである６ ゛ 一方、信号Ａが抵レベル（仁の場合は＠０”レベル）の
間はシランジメタ１２祉−導通でも為ので、この時の抵
抗値はトランジスタ１１の抵抗値だけとなる・トランジ
スタ１ｊは列−３１６の＠ｌ・”レベル保持のために用
−られ慝ので、抵抗値は大の方がよ−。
従４てメ峰リセル（例えば４１）ｋよ為＾ｍａｉｍは連
中かに行＆１われ、しかもトランジスタン抵抗が大であ
ることによ如、信号ムが′・”レベルでも１間の電力消
費は極小と渣る亀のである。パ第５図は上記信号Ａを得
るため□の一路であるＪ゛即ちアドレス信号Ｄ１を排倫
的論１・蜘ｍ−＊ｏ一方の入力端′に供給し、アＰレス
信−ＩＡＤ１を適延−路・諺を介して排他的論理和回路
ｎの他方の入力端に供給する・ζｏｖｓｌＩ２１ｏ出力
端はツアー・１１２ｍ・０′入力・端Ｋｌｌ続し、・こ
の１ＩＩＩ鵡から信号ム・を−畳重゛ようにした４０で
、この回路によれば、・遥瓢−ｍ２２の選れ呻閣分のパ
ルス幅（こＯ輻はｓ３■Ｏ場舎と同様）をも□つ・、た
信号ムを、得ることができる◎□ノア回路コの入力端に
は、排他的論理和回路ガ、遍延回路ｎと同様Ｏａ略が１
個、つまり零メ令りのＸＣ行）デコーダとＹＣ列）デコ
ーダの入力数を合わせた数だけ接続されるものである。
中かに行＆１われ、しかもトランジスタン抵抗が大であ
ることによ如、信号ムが′・”レベルでも１間の電力消
費は極小と渣る亀のである。パ第５図は上記信号Ａを得
るため□の一路であるＪ゛即ちアドレス信号Ｄ１を排倫
的論１・蜘ｍ−＊ｏ一方の入力端′に供給し、アＰレス
信−ＩＡＤ１を適延−路・諺を介して排他的論理和回路
ｎの他方の入力端に供給する・ζｏｖｓｌＩ２１ｏ出力
端はツアー・１１２ｍ・０′入力・端Ｋｌｌ続し、・こ
の１ＩＩＩ鵡から信号ム・を−畳重゛ようにした４０で
、この回路によれば、・遥瓢−ｍ２２の選れ呻閣分のパ
ルス幅（こＯ輻はｓ３■Ｏ場舎と同様）をも□つ・、た
信号ムを、得ることができる◎□ノア回路コの入力端に
は、排他的論理和回路ガ、遍延回路ｎと同様Ｏａ略が１
個、つまり零メ令りのＸＣ行）デコーダとＹＣ列）デコ
ーダの入力数を合わせた数だけ接続されるものである。
上記１１１５ｍ１６ａｉＩ１１社排他的論理和回路ガが
あるため、２人カノア回路が４個はど必要となって構成
が複雑化されるので、これをもっと簡単にしたのがｓ６
図である。仁の回路蝋、デプレッシーン型トランジスタ
３１、エンハンスメン）Ｉｔ）ランジスタル、容量器で
、立上りが遍くかつ立下りが早いインバータ調を形成し
、アドレス入力ＡＤ１を必要時間かけて反転しその出力
麿を、デプレ、シ。
あるため、２人カノア回路が４個はど必要となって構成
が複雑化されるので、これをもっと簡単にしたのがｓ６
図である。仁の回路蝋、デプレッシーン型トランジスタ
３１、エンハンスメン）Ｉｔ）ランジスタル、容量器で
、立上りが遍くかつ立下りが早いインバータ調を形成し
、アドレス入力ＡＤ１を必要時間かけて反転しその出力
麿を、デプレ、シ。
ン層トランジスタ菖、エンハンスメン）Ｉｔ）９ンジス
タ蔦、茸よ）な為ノアｎ１ｉｓ圀のトランジスタ菖のゲ
ート入力とする・またアドレス入力ＡＤＩ ｌ。
タ蔦、茸よ）な為ノアｎ１ｉｓ圀のトランジスタ菖のゲ
ート入力とする・またアドレス入力ＡＤＩ ｌ。
テフレッシ１ン堰トランジスタＩ、エンハンスメント臘
トランジスターよ）なるインバータ４１で反ＧＬ、デプ
レッシ冒ンートランジスタ社、エンハンスメン）ＩＩ）
ランシスター、容量−で、立上りが遅くかつ立下りが早
いイシパータ傷を形成し、−反転入力すを必要時間かけ
で反転し、そＯ出力Ｃをノア回路側のトランジスタ茸の
ゲート入力とする。′ノア回路側の出力ＡＤＩ’はイン
バータ３４また祉ａＯ出力が所定値に立上るまでｏａＭ
幅を有したパルスとなり、ノア回路−、インバータ４７
を介して信号ムが得られるものである＠ 第７図は以上の動作を示すタイミングチャートである０
なおとこではインバータ３４，４！！０負荷Ｍ０８トラ
ンジスタのオン抵抗を大にして儒号謙、Ｃが＠１”Ｋな
る時間を遍くしてい為が、逆に”Ｏ”Ｋなる時間が遅く
なるように形成して％よく、この場会インバータ４７は
不１１に＊る・會九上配信量ムを得る回路は本メ４すを
構威すａＬｓｘｅ内部Ｋｍｌ成するか、外部に形成する
かは自由である。
トランジスターよ）なるインバータ４１で反ＧＬ、デプ
レッシ冒ンートランジスタ社、エンハンスメン）ＩＩ）
ランシスター、容量−で、立上りが遅くかつ立下りが早
いイシパータ傷を形成し、−反転入力すを必要時間かけ
で反転し、そＯ出力Ｃをノア回路側のトランジスタ茸の
ゲート入力とする。′ノア回路側の出力ＡＤＩ’はイン
バータ３４また祉ａＯ出力が所定値に立上るまでｏａＭ
幅を有したパルスとなり、ノア回路−、インバータ４７
を介して信号ムが得られるものである＠ 第７図は以上の動作を示すタイミングチャートである０
なおとこではインバータ３４，４！！０負荷Ｍ０８トラ
ンジスタのオン抵抗を大にして儒号謙、Ｃが＠１”Ｋな
る時間を遍くしてい為が、逆に”Ｏ”Ｋなる時間が遅く
なるように形成して％よく、この場会インバータ４７は
不１１に＊る・會九上配信量ムを得る回路は本メ４すを
構威すａＬｓｘｅ内部Ｋｍｌ成するか、外部に形成する
かは自由である。
第８図は本発明の他Ｏ実施例で、嬉意−〇場合に対応し
、センス節点が＾纏に直接的Ｋｌ！Ｉ！１れたＲＯＭを
示している・本夷總例ＫＩＮいて一実施例と対応す為個
所には一続誇号を付してｌ！―を省略すｈａｍｓ図ｅａ
ｓｅ虞では、 Ｊｌ＃３１ｅ６選択１れた状１１におい
てトランジスタ８・、ｓｌ、・・・がすべてオフ状ｍｌ
（１（１＝１１＝−”Ｏ”） Ｋ ！ ？ ’ｔ”
イ４ ｏ １ｅ つ？ＦＯ２ｙＩｓ・・・が＠Ｏ”の時
が列線３ｏが選択され丸状態でありｓ Ｆ＠＊Ｆ１ ｍ
・・・のどれかｌっ以上が１１”の時には列線３ｏ杜選
択されず、別の列線が選択されているり ま九実施例では半導体メモリをＮチャネル臘Ｍ０８トラ
ンジスタで形成したが、電源の極性等を考慮することに
よ）ｐチャネル１１Ｍ０８）ランシスタで形成すること
もできる。
、センス節点が＾纏に直接的Ｋｌ！Ｉ！１れたＲＯＭを
示している・本夷總例ＫＩＮいて一実施例と対応す為個
所には一続誇号を付してｌ！―を省略すｈａｍｓ図ｅａ
ｓｅ虞では、 Ｊｌ＃３１ｅ６選択１れた状１１におい
てトランジスタ８・、ｓｌ、・・・がすべてオフ状ｍｌ
（１（１＝１１＝−”Ｏ”） Ｋ ！ ？ ’ｔ”
イ４ ｏ １ｅ つ？ＦＯ２ｙＩｓ・・・が＠Ｏ”の時
が列線３ｏが選択され丸状態でありｓ Ｆ＠＊Ｆ１ ｍ
・・・のどれかｌっ以上が１１”の時には列線３ｏ杜選
択されず、別の列線が選択されているり ま九実施例では半導体メモリをＮチャネル臘Ｍ０８トラ
ンジスタで形成したが、電源の極性等を考慮することに
よ）ｐチャネル１１Ｍ０８）ランシスタで形成すること
もできる。
ま九第９図のようＫ、第８図の負荷素子の配置を第３図
の如きメモリに適用するとともできる。
の如きメモリに適用するとともできる。
９°１以上説明し１く本−明′よれば・列線ＫＩＩａ−
ｓれる負荷素子の抵抗値を充放電に対応させて変化させ
るキラーしたので、データの読出しが早く行なえる半導
体メモリを提供できるものである。 □
ｓれる負荷素子の抵抗値を充放電に対応させて変化させ
るキラーしたので、データの読出しが早く行なえる半導
体メモリを提供できるものである。 □
第１図、第２図はＭＯ８半ｉ体メ゛キリの概略的回路図
、第３図は本発明の一実施例の回路図、第４図社同回路
の作用を示すタイミングチャート、第５図、第６図は同
回路の一部詳細図、第７１ｇは第６図の回路の作用を示
すタイ２ングチヤート、第８図及び第９図は本発明の他
の実施例の回路図である。 ２＠＊２１ ・・・行線、３０．３１ ・・・列線
、４１．４鵞 ・・・メ峰り竜ル、 ’０ｅ５ｈ８゜、８、・・・列選択用ＭＯａ トランジ
スタ、７・・・電圧センス回路、 １１・・・第１０負
荷素子、１２・・・嬉２の負荷−子、ム・・・制−信号
。 （７３１７）代理人 弁理士 則 近 唐 佑￥Ｊ１
図 輩２図 １３図 輩４図 策ｙ図 １／６図 ’ＩＩ’／図 １４図 ’１ｉｒｑ図 。
、第３図は本発明の一実施例の回路図、第４図社同回路
の作用を示すタイミングチャート、第５図、第６図は同
回路の一部詳細図、第７１ｇは第６図の回路の作用を示
すタイ２ングチヤート、第８図及び第９図は本発明の他
の実施例の回路図である。 ２＠＊２１ ・・・行線、３０．３１ ・・・列線
、４１．４鵞 ・・・メ峰り竜ル、 ’０ｅ５ｈ８゜、８、・・・列選択用ＭＯａ トランジ
スタ、７・・・電圧センス回路、 １１・・・第１０負
荷素子、１２・・・嬉２の負荷−子、ム・・・制−信号
。 （７３１７）代理人 弁理士 則 近 唐 佑￥Ｊ１
図 輩２図 １３図 輩４図 策ｙ図 １／６図 ’ＩＩ’／図 １４図 ’１ｉｒｑ図 。
Claims (1)
- （１）行−と、この行−により選択的に厘−されるメ峰
り奄ルと、ζＯメ毫リセルに接−され九列ｌと、この列
線Ｋｌ！ｌ！ｉすれる電圧センス回路と、前記列−にそ
れでれ接続される第１及び第２の負荷素子と、前配列−
へのプリチャージ時に曽記嬉２の負荷素子の制御電＠に
酸第２０負荷素子の抵抗値制御信号を倶麺し曽記嬉１及
び嬉２の負荷素子を介して鍵配列−にプリチャージする
手数とを＾備した仁とを轡徽とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058304A JPS5846797B2 (ja) | 1982-04-09 | 1982-04-09 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57058304A JPS5846797B2 (ja) | 1982-04-09 | 1982-04-09 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240077A Division JPS53117341A (en) | 1977-03-24 | 1977-03-24 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589294A true JPS589294A (ja) | 1983-01-19 |
| JPS5846797B2 JPS5846797B2 (ja) | 1983-10-18 |
Family
ID=13080482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57058304A Expired JPS5846797B2 (ja) | 1982-04-09 | 1982-04-09 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846797B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0357503A2 (en) * | 1988-08-30 | 1990-03-07 | Fujitsu Limited | Programmable read only memory having bipolar complementary metal oxide semiconductor structure |
| CN109243514A (zh) * | 2018-08-27 | 2019-01-18 | 四川中微芯成科技有限公司 | 列选电路以及包含该列选电路的eeprom电路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974092A (ja) * | 1982-10-05 | 1984-04-26 | 大和製衡株式会社 | ゲ−ト開閉装置 |
| EP3547713B1 (en) | 2018-03-27 | 2023-11-22 | Sony Group Corporation | Loudspeaker with an acoustic waveguide, and method |
-
1982
- 1982-04-09 JP JP57058304A patent/JPS5846797B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0357503A2 (en) * | 1988-08-30 | 1990-03-07 | Fujitsu Limited | Programmable read only memory having bipolar complementary metal oxide semiconductor structure |
| EP0357503A3 (en) * | 1988-08-30 | 1992-01-29 | Fujitsu Limited | Programmable read only memory having bipolar complementary metal oxide semiconductor structure |
| CN109243514A (zh) * | 2018-08-27 | 2019-01-18 | 四川中微芯成科技有限公司 | 列选电路以及包含该列选电路的eeprom电路 |
| CN109243514B (zh) * | 2018-08-27 | 2021-08-06 | 四川中微芯成科技有限公司 | 列选电路以及包含该列选电路的eeprom电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846797B2 (ja) | 1983-10-18 |
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|---|---|---|
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