JPS589294A - 半導体メモリ - Google Patents

半導体メモリ

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JPS589294A
JPS589294A JP57058304A JP5830482A JPS589294A JP S589294 A JPS589294 A JP S589294A JP 57058304 A JP57058304 A JP 57058304A JP 5830482 A JP5830482 A JP 5830482A JP S589294 A JPS589294 A JP S589294A
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JP
Japan
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transistor
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signal
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JP57058304A
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English (en)
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JPS5846797B2 (ja
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Seigo Suzuki
岩橋弘
Hiroshi Iwahashi
鈴木清吾
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
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    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メ峰りに係わり、41に静止(スタティ
ック)メ49Kかける列−(データ線)部の改嵐に関す
るものであるO IIllmは従来0代−表的な半導体メモリ(Mole
止メモサメモリす概略■である0図において1はアドレ
ス入カム・、ム1.ム雪・・・をデコードす為Xデコー
ダ2(1*23e”雪’・・・はこのXデコーダに接@
1れる行線、3・、31.・・・は列−,4,4,・・
・はM98トランジスタよりなるメ峰リセルe sl、
sl、・・・線列選択用Mo1)ランジスタ、6線アド
レス入カー・、町、1重・・・セデコードしトランジス
タS・、II、’teを選択的に駆動するYデコーダ、
7唸列纏3・、3重、・・・のデータ検出を行なう電圧
センス回路であるO wtzaは従来の半導体メ49の他の例で、センス節点
がメモリセルの列−に直接的KIIm電れた鳩舎O例で
ある。仁の鳩舎例えば列線3・KWこれを選択する丸め
のMol )うシジスタ$・、S、、S訃・・・が接続
1れ、各列−はノアaSS口を介してセンス回路1に接
続される0 上記第1図、第28のメモリ〇−作は、メ峰リアレイに
おける列線及びセンス接点がプルアツプトラシジ糞夕(
図示せず)kよ嗜で充電されるOそしてア2レイの列線
が選択され九メ峰す竜ルに結合されると1列−及び奄ン
ス一点の電荷がメ奄り毫ルO雪進状態に応じで放電する
うす為と171節点に結合されでいる電圧センスamが
列−の電位を検出し、メ毫りセルの2通状態を検出した
信号を発生するものである。
と記のような従来の回路においては、プルアップトラン
ジスタの導通抵抗が小さいと°プルアップトランジスタ
は列線を迅速に充電し、データ読出しを遮くする0とζ
ろが導通抵抗が小さいと、プルアップトランジスタが放
電に抵抗するから、列線の放電蝋遥くなる0°このiう
に、列−〇放電中は高抵抗のプルアップトランジスタが
II會しく、また充電するためKd低抵抗のプルアップ
トラン4ジスタが望ましいが、両方を同一に満足するこ
とはできないので、−毅に許容できる充放電時間には妥
協が必畳である。
本発明は上記実情Kllみてなされたもので、プルアッ
プトランジスタつt)負−素子の抵抗値を可変とすると
とにより、外線へO充電つ★)プリチャージ時にawg
負荷嵩±?抵抗値を小としてプリチャージを早く行なわ
−1,かつ″列線の放電時には前記負荷素子の抵抗値を
大をして列線へO充電を阻止するように作用させ、辷れ
によりデータの読出しが早く行な見るようにした半導体
メ毫すを提供しようとするtのである。
以下aSlaを参照して本発明の一実施例を説明する@
本実施例は第1図の場合に対応してい今ので、対応する
個所Ka同一符号を用いる@會九以下説明するM08ト
ランジスタは金てNチャネル置でかつ特に指定しなりh
@リエンハンスメント装のものを用いているtのとして
、叉正論層とする@第3図にお−で列線3・は、列選択
用Molトランジスタ5oを介して電圧センス回路7に
11続され、★九列線3oはプルアップトランジスタと
して用いられるデプレッシ冒ン型負荷M08トランジス
タ11.fi見ばエンハンスメン)11MO51) 9
ンジスタ(デプレッシ曹ンーでもよい)認を波列に介し
て+B(正電源)−接続される。列−杭用トランジスタ
5・の、列選択信!はY・でToL壜九トランジスタ琢
はそのゲート信号ムで抵抗値が制御され為0列線3・と
アー孟間に唸多数のメ峰リセルを形成するM011トラ
ンジスタ41,49.・・・が配置されるが、とζで示
1れるトランジスタ4鵞のドレイン側はオーれゐ行選択
信号a Xl 、Xl、・・・である0なお電圧センス
、回路・−7は列選択!fiMO8)ランジスタs1.
・・・を介してそれでれ対応する列線Kil続されてい
る〇、上記構成を有しぇメ令9にシiて1列線3oの充
放電を制御す為信号ムは、114図のS!形図に%示さ
れる如く本メモリのアドレス信・jAD、の切換ゎDI
K発生する0この信号、^のパルス中は、判御がプリチ
ャージ(充電)されるKllする時間と、アドレス切換
えIIK(行)デコー・ド信号(叉はYデコード信号)
が行線(又はトランジスタ56e51・・・)k伝わる
時間とのうち、4長一方の時間に41−ゎせて決定され
る0        −・□5..・信号人61ルベル
(仁の場合は@l@レベル)の間はトランジスタ稔は導
通して一路30への充電が行なわれる。この時負荷素子
11も導過状塵であるから、列線へのプリチャージ唸両
トランジスタ11゜12を通じて行なわれる?−キとな
り、・充電時の抵抗値は、トランジスタ稔の無い場合に
比べて小となる・尚トランジスタ】2のオン抵抗を小さ
く選べは充゛1電啼の抵抗も小さくなる・従って列−〇
プリチャージ(充電)Kllする時間は、従来に比べて
大巾に短くなるものである6   ゛ 一方、信号Aが抵レベル(仁の場合は@0”レベル)の
間はシランジメタ12祉−導通でも為ので、この時の抵
抗値はトランジスタ11の抵抗値だけとなる・トランジ
スタ1jは列−316の@l・”レベル保持のために用
−られ慝ので、抵抗値は大の方がよ−。
従4てメ峰リセル(例えば41)kよ為^maimは連
中かに行&1われ、しかもトランジスタン抵抗が大であ
ることによ如、信号ムが′・”レベルでも1間の電力消
費は極小と渣る亀のである。パ第5図は上記信号Aを得
るため□の一路であるJ゛即ちアドレス信号D1を排倫
的論1・蜘m−*o一方の入力端′に供給し、アPレス
信−IAD1を適延−路・諺を介して排他的論理和回路
nの他方の入力端に供給する・ζovslI21o出力
端はツアー・112m・0′入力・端Kll続し、・こ
の1III鵡から信号ム・を−畳重゛ようにした40で
、この回路によれば、・遥瓢−m22の選れ呻閣分のパ
ルス幅(こO輻はs3■O場舎と同様)をも□つ・、た
信号ムを、得ることができる◎□ノア回路コの入力端に
は、排他的論理和回路ガ、遍延回路nと同様Oa略が1
個、つまり零メ令りのXC行)デコーダとYC列)デコ
ーダの入力数を合わせた数だけ接続されるものである。
上記1115m16aiI11社排他的論理和回路ガが
あるため、2人カノア回路が4個はど必要となって構成
が複雑化されるので、これをもっと簡単にしたのがs6
図である。仁の回路蝋、デプレッシーン型トランジスタ
31、エンハンスメン)It)ランジスタル、容量器で
、立上りが遍くかつ立下りが早いインバータ調を形成し
、アドレス入力AD1を必要時間かけて反転しその出力
麿を、デプレ、シ。
ン層トランジスタ菖、エンハンスメン)It)9ンジス
タ蔦、茸よ)な為ノアn1is圀のトランジスタ菖のゲ
ート入力とする・またアドレス入力ADI l。
テフレッシ1ン堰トランジスタI、エンハンスメント臘
トランジスターよ)なるインバータ41で反GL、デプ
レッシ冒ンートランジスタ社、エンハンスメン)II)
ランシスター、容量−で、立上りが遅くかつ立下りが早
いイシパータ傷を形成し、−反転入力すを必要時間かけ
で反転し、そO出力Cをノア回路側のトランジスタ茸の
ゲート入力とする。′ノア回路側の出力ADI’はイン
バータ34また祉aO出力が所定値に立上るまでoaM
幅を有したパルスとなり、ノア回路−、インバータ47
を介して信号ムが得られるものである@ 第7図は以上の動作を示すタイミングチャートである0
なおとこではインバータ34,4!!0負荷M08トラ
ンジスタのオン抵抗を大にして儒号謙、Cが@1”Kな
る時間を遍くしてい為が、逆に”O”Kなる時間が遅く
なるように形成して%よく、この場会インバータ47は
不11に*る・會九上配信量ムを得る回路は本メ4すを
構威すaLsxe内部Kml成するか、外部に形成する
かは自由である。
第8図は本発明の他O実施例で、嬉意−〇場合に対応し
、センス節点が^纏に直接的Kl!I!1れたROMを
示している・本夷總例KINいて一実施例と対応す為個
所には一続誇号を付してl!―を省略すhams図ea
se虞では、 Jl#31e6選択1れた状11におい
てトランジスタ8・、sl、・・・がすべてオフ状ml
 (1(1=11=−”O”) K ! ? ’t” 
イ4 o 1e つ?FO2yIs・・・が@O”の時
が列線3oが選択され丸状態でありs F@*F1 m
・・・のどれかlっ以上が11”の時には列線3o杜選
択されず、別の列線が選択されているり ま九実施例では半導体メモリをNチャネル臘M08トラ
ンジスタで形成したが、電源の極性等を考慮することに
よ)pチャネル11M08)ランシスタで形成すること
もできる。
ま九第9図のようK、第8図の負荷素子の配置を第3図
の如きメモリに適用するとともできる。
9°1以上説明し1く本−明′よれば・列線KIIa−
sれる負荷素子の抵抗値を充放電に対応させて変化させ
るキラーしたので、データの読出しが早く行なえる半導
体メモリを提供できるものである。        □
【図面の簡単な説明】
第1図、第2図はMO8半i体メ゛キリの概略的回路図
、第3図は本発明の一実施例の回路図、第4図社同回路
の作用を示すタイミングチャート、第5図、第6図は同
回路の一部詳細図、第71gは第6図の回路の作用を示
すタイ2ングチヤート、第8図及び第9図は本発明の他
の実施例の回路図である。 2@*21  ・・・行線、30.31  ・・・列線
、41.4鵞 ・・・メ峰り竜ル、 ’0e5h8゜、8、・・・列選択用MOa トランジ
スタ、7・・・電圧センス回路、 11・・・第10負
荷素子、12・・・嬉2の負荷−子、ム・・・制−信号
。 (7317)代理人 弁理士  則 近 唐 佑¥J1
図 輩2図 13図 輩4図 策y図 1/6図 ’II’/図 14図 ’1irq図    。

Claims (1)

    【特許請求の範囲】
  1. (1)行−と、この行−により選択的に厘−されるメ峰
    り奄ルと、ζOメ毫リセルに接−され九列lと、この列
    線Kl!l!iすれる電圧センス回路と、前記列−にそ
    れでれ接続される第1及び第2の負荷素子と、前配列−
    へのプリチャージ時に曽記嬉2の負荷素子の制御電@に
    酸第20負荷素子の抵抗値制御信号を倶麺し曽記嬉1及
    び嬉2の負荷素子を介して鍵配列−にプリチャージする
    手数とを^備した仁とを轡徽とする半導体メモリ。
JP57058304A 1982-04-09 1982-04-09 半導体メモリ Expired JPS5846797B2 (ja)

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