JP5017043B2 - 受光回路 - Google Patents

Description

本発明は，光信号を電気的なデジタル信号に変換し出力する受光回路に関する。

受光素子の受信信号を増幅する受光回路が光通信を含む多様な用途に用いられている（例えば，特許文献１参照）。ここで，受光回路の低消費電力化が要請されている。例えば，受光回路中の論理素子をCMOS素子で構成できれば，低消費電力化が容易となる。ところで，CMOS素子を用いると耐圧が低いために，広範囲の電源電圧に対応するのが困難となる。

特開平７−３２１５６５号公報

本発明は，低消費電力化と広範囲の電源電圧への対応の両立が容易な受光回路を提供することを目的とする。

本発明の一態様に係る受光回路は，受光素子に接続されるトランスインピーダンス増幅回路と，所定の電流を供給する電流源と，前記所定の電流により動作し，前記トランスインピーダンス増幅回路から出力される信号と所定の基準信号との差分信号に対応する電流を出力する差動増幅器と，前記差動増幅器から出力される電流と対応する電流を出力するカレントミラー回路と，前記カレントミラー回路から出力される電流を電圧に変換する変換素子と，を具備する。

本発明によれば，低消費電力化と広範囲の電源電圧への対応の両立が容易な受光回路を提供することができる。

以下，本発明の実施形態について説明する。
図１は，本発明の一実施形態に係る受光回路１００を表す図である。受光回路１００は，受光素子１１０，増幅回路１２０，比較回路１３０，出力回路１４０を有する。受光素子１１０が，例えば，ディジタル信号に対応するパルス光を受光して信号を出力する。増幅回路１２０が受光素子１１０から出力される信号を増幅する。増幅回路１２０で増幅された信号が，比較回路１３０および出力回路１４０によって，ＡＤ変換される。

（受光素子１１０の構成）
図２は，受光素子１１０の構成の一例を表す断面図である。
受光素子１１０は，半導体基板１１１，半導体層１１２，透明絶縁層１１３，１１４，配線導体１１５，１１６を有する。半導体基板１１１，半導体層１１２，透明絶縁層１１３，１１４は，順に積層配置される。

半導体基板１１１は，半導体材料中に不純物が拡散され，第１導電型（例えば，Ｐ型）を有する。

半導体層１１２は，半導体基板１１１上に配置され，領域Ａ１，Ａ２に区分される。領域Ａ１は，第２導電型（例えば，Ｎ型）を有する。領域Ａ２は，領域Ａ１の周囲に配置され，不純物注入あるいは拡散により形成された第１導電型（例えば，Ｐ型）を有する領域であり，第１導電型の半導体基板１１１と接続される。領域Ａ１の内部に不純物注入あるいは拡散により形成された第１導電型（例えば，Ｐ型）の領域Ａ３が配置される。領域Ａ３は，半導体基板１１１と接触しない。領域Ａ２，Ａ３間に，第２導電型（例えば，Ｎ＋型）の領域Ａ４が配置される。

透明絶縁層１１３は，ＳｉＯ_２等の透明絶縁材料からなり，半導体層１１２と配線導体１１５を電気的に分離すると共に，半導体層１１２の領域Ａ３への外光の入射を可能とする。透明絶縁層１１４は，ＳｉＯ_２等の透明絶縁材料からなり，配線導体１１５，１１６を電気的に分離すると共に，半導体層１１２の領域Ａ３への外光の入射を可能とする。

配線導体１１５は，金属等の導体で構成され，透明絶縁層１１３を貫通して，半導体層１１２の領域Ａ４を介して領域Ａ１に接続される。配線導体１１５は，後段の増幅回路１２０に接続される。

配線導体１１６は，金属等の導体で構成され，領域Ａ３を除き，透明絶縁層１１４の全面に配置される。また，配線導体１１６は，領域Ａ２，Ａ３を接続すると共に，グランド（ＧＮＤ）に接続される。この結果，領域Ａ３以外を遮蔽（シールド）し，電磁的ノイズの流入を防止する。また，領域Ａ３の受光領域から侵入する電磁ノイズが半導体層１１２および配線導体１１６を介してグランド（ＧＮＤ）に流れる。このため，後段の増幅回路１２０に伝わる信号からノイズが除去される。

半導体層１１２の領域Ａ１は，受光面側と基板側（半導体層１１２の領域Ａ３と半導体基板１１１）の両側でバイアスされる。このため，片側でバイアスされている場合より，半導体層１１２での空乏層の広がりが大きくなり，光から電流への変換効率が高くなる。

一般に，受光回路において，信号入力側からノイズが混入し，誤動作の原因となる可能性がある。この対策として，受光回路の増幅器の内部に電気的なシールドを設け，ノイズを受光回路のグランド（ＧＮＤ）へ流すことが挙げられる。一方，受光素子を介して，増幅器にノイズが流入する可能性がある。受光素子は比較的面積的が大きいことから，受光素子から増幅器にノイズが流入する可能性は大きい。即ち，増幅器のみならず，受光素子をもシールドすることでノイズ耐性を向上できる。

受光素子１１０では，配線導体１１６によって，受光素子１１０をシールドすることで，耐ノイズ性が向上される。配線導体１１６として，金属等の通常の導体を利用できるので，低コストでの製造が可能となる。透明導電膜（ＩＴＯ）を用いてシールドすると，プロセスおよびコストの増大を招く。

（増幅回路１２０の構成）
図３は，増幅回路１２０の構成の一例を示す回路図である。増幅回路１２０は，トランスインピーダンス型増幅器（反転増幅器）であり，電流源負荷１２１，トランジスタ１２２，１２３，抵抗１２４，１２５を有する。

電流源負荷１２１は，一端が電源Ｖｃｃに，他端がトランジスタ１２２のコレクタおよびトランジスタ１２３のベースに接続される。

トランジスタ１２２は，エミッタ接地形アンプを構成するバイポーラトランジスタ（３端子素子）である。トランジスタ１２２に替わる３端子素子として，ＦＥＴ（Field Effect Transistor）を用い，ソース接地形アンプを構成しても良い。

トランジスタ１２３は，エミッタフォロワを構成するバイポーラトランジスタ（３端子素子）である。トランジスタ１２３に替わる３端子素子として，ＦＥＴ（Field Effect Transistor）を用い，ソースフォロワを構成しても良い。

抵抗１２４は，帰還抵抗であり，帰還回路を構成する。抵抗１２４の一端，他端がそれぞれ，トランジスタ１２３のエミッタ（エミッタフォロワの出力），受光素子１１０およびトランジスタ１２２のベースに接続される。

抵抗１２５は，トランジスタ１２３のエミッタとグランドを接続し，トランジスタ１２３をエミッタフォロワとして動作させる。なお，抵抗１２５を電流源負荷に置き換えても良い。

電流源負荷１２１に替えて，抵抗ＲＬを用いる場合を考える。この場合，電源Ｖｃｃから抵抗ＲＬを介して，トランジスタ１２２にノイズが流入する。ここで，抵抗ＲＬの値を大きくすることで，ノイズの侵入を防止できる。しかしながら，増幅回路１２０を集積回路で構成する場合，大きな抵抗値を得るためには大きな面積が必要なため，集積回路の面積が大きくなる。

また，抵抗ＲＬを用いる場合，使用される電源電圧Ｖｃｃの範囲が広いと，トランジスタ１２２に流れる電流値の変動が大きくなる。特に電源電圧Ｖｃｃが高い場合，動作電流Ｉｃｃが大きくなり，消費電力が増加する。ここで，電源電圧Ｖｃｃをトランジスタ１２２に直接接続せず，レギュレータ（安定化電源等の電圧調整器）を介して接続することが考えられる。このとき，ダイナミックレンジを確保するために，電源電圧Ｖｃｃが低い時でも，トランジスタ１２２への供給電圧をある程度高くしたい。しかし，トランジスタ１２２への供給電圧を高くなるように調整すると，レギュレータが発振する可能性を生じる。このため，発振を抑えるための部品が必要となり，コストアップに繋がる。

本実施形態では，電流源負荷１２１を用いることで電源Ｖｃｃから侵入するノイズを低減し，ノイズによる誤動作の可能性が低くなる。電流源負荷１２１のインピーダンスは一般に高いので，高抵抗と等価であり，電源ノイズの影響を低減できる。

電源電圧Ｖccが変化しても電流源負荷１２１は一定の電流を供給する。このため，例えば電源電圧Ｖccが高くなっても，トランジスタ１２２に流れる電流が抑制され，低消費電力化が可能となる。即ち，広い範囲の電源電圧での動作，および低消費電力化の両立が容易である。また，レギュレータなどを追加する必要が無く，回路構成が簡単となるため小面積化が容易となる。

電源電圧Ｖccを広範囲とすると，後段の出力回路１４０でのスイッチングによる放射ノイズが広帯域化する可能性がある。しかし，既述のように，受光素子１１０を配線導体１１６でシールドしたことで，受光素子１１０への放射ノイズの侵入が防止される。

（増幅回路１２０の構成の変形例）
受光素子１１０および電流源負荷１２１には一般に寄生容量が存在する。このため，受光回路１００の出力の帯域が低周波側に移動し，高速動作が妨げられる可能性がある。また，増幅回路１２０からの出力波形の立ち上がり又は立下りに同期してリンギングが発生する場合がある。この場合，リンギングにより，出力波形が増幅回路１２０の後段の比較回路１３０の基準電圧を越えると，極性が反転し，誤動作を招く。

図４は，増幅回路１２０の変形例たる増幅回路１２０Ａの構成を示す回路図である。
増幅回路１２０Ａでは，抵抗１２４に替えて，抵抗１２７Ａ，１２７Ｂ，１２８，コンデンサ１２９を有する。なお，トランジスタ１２２に替わる３端子素子として，ＦＥＴを用い，ソース接地形アンプを構成しても良い。トランジスタ１２３に替わる３端子素子として，ＦＥＴを用い，ソースフォロワを構成しても良い。

抵抗１２７Ａ，１２７Ｂの接続点と接地電位間に，抵抗１２８，コンデンサ１２９が直列接続される。なお，増幅回路１２０と同様，抵抗１２５を電流源負荷に置き換えても良い。

以下，増幅回路１２０Ａの伝達特性を考える。ここでは，簡単のために，トランジスタ１２２，１２３が理想的な増幅特性を有し，受光素子１１０の接合容量を無視する。
増幅特性（ｖｏ／ｉ）は以下の式（１）で表すことができる。
ｖｏ／ｉ＝（Ｒ１＋Ｒ２）（１＋ｊ・ω・Ｃ・（Ｒ３＋Ｒ１・Ｒ２／（Ｒ１＋Ｒ２））
／（１＋ｊ・ω・Ｃ・Ｒ３） …… 式（１）
ｉ：受光素子１１０から流れる電流
ｖｏ：増幅回路１２０Ａの出力電圧
Ｒ１〜Ｒ３： 抵抗１２７Ａ，１２７Ｂ，１２８の抵抗値
Ｃ： コンデンサ１２９の容量

図５は，角周波数−振幅特性を表すグラフである。本図のグラフＧ１が，式（１）の角周波数ωに対する振幅｜Ｖｏ｜の対応関係を示す。基準角周波数ω１（＝１／［Ｃ・（Ｒ３＋Ｒ１＊Ｒ２／（Ｒ１＋Ｒ２））］），ω２（＝１／［Ｃ・Ｒ３］）を境界として，低周波側で増幅率が低く，高周波側で増幅率が大きくなっている。なお，実際にはトランジスタ１２２，１２３の周波数特性や受光素子１１０の接合容量の影響があるため，高周波領域ではグラフＧ２のように低下する。

図６は，増幅回路１２０Ａからの出力信号の一例を表す図である。波形Ｓ１は，増幅回路１２０Ａから出力されるパルス波形の一例を表す。既述のように，増幅回路１２０Ａは，グラフＧ１のような特性を有し，低周波側で増幅率が低い。このため，波形Ｓ１のフラットな部分の振幅が小さくなり，立ち上がり立ち下がりでの振幅が大きい（サグを持つ）。従い，波形の立ち下がり部分では，後述の比較回路１３０での基準電圧Ｖｓｔ（波形Ｓ２）より大きく下方に振られる。この結果，波形の立ち下がり近傍で，出力電圧が，基準電圧Ｖｓｔ（波形Ｓ２）を越えることが防止される。

増幅回路１２０Ａは，立ち上がりや立下り時間が速く，高速動作するため，基準電圧（波形Ｓ２）の値が変動しても比較回路１３０の出力波形のパルス幅歪みは小さい。
また，立下りに同期したリンギングにより，出力波形が基準電圧Ｖｓｔ（波形Ｓ２）を越えること，即ち，誤動作が低減される。

ここで，受光素子１１０から増幅回路１２０Ａに流入するパルス波形の最小幅をｔｗ［ｓｅｃ］としたとき，抵抗Ｒ１，Ｒ２，Ｒ３，容量Ｃの値は，以下の式（２）のように定めることが好ましい。
Ｃ・（Ｒ３＋（Ｒ１・Ｒ２／（Ｒ１＋Ｒ２）））＜ｔｗ／（２・π） …式（２）
抵抗Ｒ１等を式（２）で規定することで，パルス波形の歪みがより効果的に防止される。

（比較回路１３０の構成）
図７は，比較回路１３０の構成の一例を示す回路図である。
比較回路１３０は，増幅回路１２０の後段に接続され，差動増幅器１３１，電流源１３２，カレントミラー回路１３３，抵抗１３４，１３５，出力端子１３６，１３７を有する。なお，増幅回路１２０は増幅回路１２０Ａとしても良い。

差動増幅器１３１は，増幅回路１２０からの出力電圧Ｖと，基準電圧Ｖｓｔとの差分を増幅する。差動増幅器１３１は，２つの３端子素子（バイポーラトランジスタ，またはＦＥＴ）で構成され，出力電圧Ｖと，基準電圧Ｖｓｔの差分に対応する電流Ｉｎ０，Ｉｍ０をカレントミラー回路１３３の入力端Ｎｉ，Ｍｉに流す。出力電圧Ｖが，電圧Ｖｈ，Ｖｌのパルス電圧波形とし，基準電圧Ｖｓｔは電圧Ｖｈ，Ｖｌの間の値とする。このようにすると，出力電圧ＶがＶｈのとき，電流Ｉｎ０は流れ，電流Ｉｍ０はほとんど流れない（電流Ｉｎ０，Ｉｍ０がＨ，Ｌの組み合わせ）。一方，出力電圧ＶがＶｌのとき，電流Ｉｎ０はほとんど流れず，電流Ｉｍ０は流れる（電流Ｉｎ０，Ｉｍ０がＬ，Ｈの組み合わせ）。即ち，差動増幅器１３１は，基準電圧Ｖｓｔと比較することで，出力電圧Ｖを電流Ｉｎ０（または，電流Ｉｍ０）として2値化する。また，入力端Ｎｉ，Ｍｉでの電流Ｉｎ０，Ｉｍ０は，互いに反転している。

電流源１３２は，差動増幅器１３１のエミッタまたはドレインに接続され，電源電圧Vccに依存せず電流を供給する。即ち，差動増幅器１３１は広範囲の電源電圧に対応できる。

カレントミラー回路１３３は，入力端Ｎｉ，Ｍｉでの電流Ｉｎ０，Ｉｍ０に対応する電流Ｉｎ１，Ｉｍ１を出力端Ｎｏ，Ｍｏに出力する。カレントミラー回路１３３の入力端Ｎｉ，Ｍｉそれぞれでの電流Ｉｎ０，Ｉｍ０に比例して，出力端Ｎｏ，Ｍｏの電流Ｉｎ１，Ｉｍ１が変化する。図８に，カレントミラー回路１３３の一例を示す。本図では，カレントミラー回路１３３は，トランジスタＱ１〜Ｑ３およびＱ４〜Ｑ６でそれぞれ構成される第１，第２のカレントミラー回路を含む。

出力端Ｎｏ，Ｍｏから出力される電流Ｉｎ１，Ｉｍ１はそれぞれ，抵抗１３４，１３５を通じて，グランドに流れる。抵抗１３４，１３５が電流を電圧に変換する変換素子として機能する結果，出力端子１３６，１３７は，グランドの電位を基準とした電圧を出力する。既述のように，電流Ｉｎ１，Ｉｍ１が（Ｈ，Ｌ），または（Ｌ，Ｈ）の組み合わせに限定されることから，出力端子１３６，１３７に出力される電圧も，基本的に（Ｈ，Ｌ），または（Ｌ，Ｈ）の組み合わせに限定される。

電流源１３２およびカレントミラー回路１３３を用いることで，比較回路１３０の電源電圧Ｖｃｃが広範囲の時でも，電源電圧Ｖｃｃに依存せず一定の電位の出力を得ることが可能である。このため，後段の出力回路１４０のロジック回路に比較的耐圧が低いＣＭＯＳを使うことが容易となる。この結果，低消費電流化が容易となる。

（出力回路１４０の構成）
図９は，出力回路１４０の構成の一例を示す回路図である。
出力回路１４０は，入力端子１４１，１４２，論理素子１４３，１４４，レベル変換器１４５，１４６，トランジスタ１４７，１４８，出力端子１４９を有する。

入力端子１４１，１４２にはそれぞれ，比較回路１３０の出力端子１３６，１３７が接続され，信号が入力する。入力端子１４１，１４２に入力される電圧は，基本的に（Ｈ，Ｌ），または（Ｌ，Ｈ）の組み合わせに限定される。

論理素子１４３，１４４は，ＮＡＮＤ素子である。論理素子１４３は，入力端子１４１と論理素子１４４の出力の否定論理積（ＮＡＮＤ）を出力する。論理素子１４４は，入力端子１４２と論理素子１４３の出力の否定論理積（ＮＡＮＤ）を出力する。論理素子１４３，１４４は，ＲＳフリップフロップと近似し（入力側のインバータ（ＮＯＴ素子）の有無のみ異なる），基本的に，（Ｈ，Ｌ），（Ｌ，Ｈ）の組み合わせのいずれかのみを出力する。

論理素子１４３，１４４は，ＣＭＯＳ素子で構成できる。一般にＣＭＯＳ素子はＮＡＮＤ，ＮＯＲといったロジック回路に使用される。ＬｏｗまたはＨｉｇｈレベルを出力するようなデジタル用途ではロジック回路を用いた方が構成は簡単になる。バイポーラ素子でもロジック回路は構成できるが消費電流が大きい。このため，低消費電力が求められている場合は，可能な限りＣＭＯＳ素子を用いてロジック回路を構成した方が良い。本実施形態では，電源電圧Ｖｃｃが広範囲の時でも，比較回路１３０から一定の電位の出力を得ることが可能である。このため，比較的耐圧が低いＣＭＯＳ素子を用いて，広電圧範囲で使用可能な受光回路１００を構成できる。

ただし，論理素子１４３，１４４をＣＭＯＳ素子で構成する場合，論理素子１４３，１４４を駆動する電源電圧を，レギュレータ（電圧変換器）等により一定とした方が良い。ＣＭＯＳ素子は電源電圧が低くても動作するので，レギュレータ等で変換前の電源電圧Ｖｃｃが低い場合でも，ＣＭＯＳ素子用の電源電圧をレギュレータから容易に生成できる。

レベル変換器１４５，１４６は，論理素子１４３，１４４からの出力をトランジスタ１４７，１４８に対応するようにレベル（直流成分（バイアス））を調整する。

トランジスタ１４７，１４８は，直列に接続され，トーテムポールで構成される。トランジスタ１４７，１４８に（Ｈ，Ｌ）の組み合わせが入力されると，出力端子１４９が電圧Ｖ０となる。トランジスタ１４７，１４８に（Ｌ，Ｈ）の組み合わせが入力されると，出力端子１４９がグランドの電位となる。なお，トーテムポールに替えて，トランジスタ１４７，１４８をコンプリメンタリ接続としても良い。

論理素子１４３，１４４を図９のように接続し，フリップフロップを構成することで，トランジスタ１４７，１４８での貫通電流を抑制している。貫通電流は，トランジスタ１４７，１４８の電源からグランドに向かう電流であり，トランジスタ１４７，１４８の双方がＯＮとなったときに発生する。既述のように，入力端子１４１，１４２に入力される電圧は，（Ｈ，Ｌ），（Ｌ，Ｈ）に限定され，（Ｈ，Ｈ）の組み合わせは原則的には存在しない。しかしながら，（Ｈ，Ｌ），（Ｌ，Ｈ）の切り替えの際に，過渡的に（Ｈ，Ｈ）の組み合わせが発生し，入力端子１４１，１４２に入力されることがある。論理素子１４３，１４４でフリップフロップを構成することで，論理素子１４３，１４４の出力側で，（Ｈ，Ｌ），（Ｌ，Ｈ）の切り替えの同時性を確保している。即ち，論理素子１４３，１４４の入力側が過渡的な状態を脱し，確定してから，出力側の電圧がほぼ同時に変化する。

以上のように，論理素子１４３，１４４でフリップフロップを構成することで，信号のＨ，Ｌの切り替え時（トランジスタ１４７，１４８のスイッチング時）におけるトランジスタ１４７，１４８での貫通電流の発生が防止される。貫通電流を抑制し，消費電力の低減が可能となる。

本発明の一実施形態に係る受光回路を表す図である。 受光素子の構成の一例を表す断面図である。 増幅回路の構成の一例を示す回路図である。 増幅回路の構成の変形例を示す回路図である。 角周波数−振幅特性を表すグラフである。 増幅回路からの出力信号の一例を表す図である。 比較回路の構成の一例を示す回路図である。 カレントミラー回路の構成の一例を示す回路図である。 出力回路の構成の一例を示す回路図である。

符号の説明

１００…受光回路，１１０…受光素子，１１１…半導体基板，１１２…半導体層，１１３，１１４…透明絶縁層，１１５，１１６…配線導体，１２０…増幅回路，１２１…電流源負荷，１２２，１２３…トランジスタ，１２４，１２５…抵抗，１３０…比較回路，１３１…差動増幅器，１３２…電流源，１３３…カレントミラー回路，１３４，１３５…抵抗，１３６，１３７…出力端子，１４０…出力回路，１４１，１４２…入力端子，１４３，１４４…論理素子，１４５，１４６…レベル変換器，１４７，１４８…トランジスタ，１４９…出力端子

Claims (3)

1. 受光素子に接続されるトランスインピーダンス増幅回路と，
   所定の電流を供給する電流源と，
   前記所定の電流により動作し，前記トランスインピーダンス増幅回路から出力される信号と所定の基準信号との差分信号に対応する電流を出力する差動増幅器と，
   前記差動増幅器から出力される電流と対応する電流を出力するカレントミラー回路と，
   前記カレントミラー回路から出力される電流を電圧に変換する変換素子と，を具備し，
   前記トランスインピーダンス増幅回路が，
   電源に接続されて所定の電流を供給する電流源負荷と，
   前記受光素子に接続されるベースまたはゲートと，前記電流源負荷に接続されるコレクタまたはドレインと，グランドに接続されるエミッタまたはソースと，を有する第１の３端子素子と，
   前記第１の３端子素子のコレクタまたはドレインに接続されるベースまたはゲートと，所定の電源に接続されるコレクタまたはドレインと，エミッタまたはソースと，を有する第２の３端子素子と，
   前記第２の３端子素子のエミッタまたはソースと，グランドとを接続する抵抗または第２の電流源負荷と，
   前記第２の３端子素子のエミッタまたはソースと接続される一端と，前記第１の３端子素子のベースまたはゲートと接続される他端と，前記一端と前記他端間を直列に接続する第１，第２の抵抗と，前記第１，第２の抵抗の接続部とグランド間を直列に接続する第３の抵抗およびコンデンサと，を有し，前記受光素子から前記トランスインピーダンス増幅回路に流入するパルス波形の最小幅ｔｗ，前記第１，第２，第３の抵抗それぞれの抵抗値Ｒ１，Ｒ２，Ｒ３，前記コンデンサの容量値Ｃが以下の関係を満たす，帰還回路と，
   を有する，
   ことを特徴とする受光回路。
   Ｃ・（Ｒ３＋（Ｒ１・Ｒ２／（Ｒ１＋Ｒ２）））＜ｔｗ／（２・π）
2. 前記差動増幅器が，
   前記トランスインピーダンス増幅回路から出力される信号が入力されるベースまたはゲートと，コレクタまたはドレインと，前記電流源に接続されるエミッタまたはソースと，を備える第１の３端子素子と，
   前記基準信号に接続されるベースまたはゲートと，コレクタまたはドレインと，前記電流源に接続されるエミッタまたはソースと，を備える第２の３端子素子と，を有し，
   前記カレントミラー回路が，
   前記第１の３端子素子のコレクタまたはドレインと接続される一端と，前記一端に流れる電流と対応する電流を出力する他端と，を有する第１のカレントミラー回路と，
   前記第２の３端子素子のコレクタまたはドレインと接続される一端と，前記一端に流れる電流と対応する電流を出力する他端と，を有する第２のカレントミラー回路と，を有し，
   前記変換素子が，
   前記第１のカレントミラー回路の他端に接続される第１の変換素子と，
   前記第２のカレントミラー回路の他端に接続される第２の変換素子と，を有し，
   前記第１の変換素子に接続される第１の入力端と，第２の入力端と，前記第１，第２の入力端に入力される信号の否定論理積を出力する第１の出力端と，を有する第１の論理素子と，
   前記第２の変換素子に接続される第３の入力端と，前記第１の出力端に接続される第４の入力端と，前記第３，第４の入力端に入力される信号の否定論理積を出力し，かつ前記第２の入力端に接続される第２の出力端と，を有する第２の論理素子と，
   前記第１，第２の出力端にそれぞれ接続され，かつ互いに直列に接続される第１，第２の増幅器と，
   をさらに具備することを特徴とする請求項１に記載の受光回路。
3. 第１導電型の半導体基板と，
   前記半導体基板上に配置される第２導電型の第１の半導体領域と，
   前記半導体基板上の前記第１の半導体領域の周囲に配置される，前記第１導電型の第２の半導体領域と，
   前記第１の半導体領域上に配置される，前記第１導電型の第３の半導体領域と，
   前記第２，第３の半導体領域を接続する配線導体と，
   前記第１の半導体領域と前記トランスインピーダンス増幅回路を接続する接続部と，
   を有する受光素子をさらに具備する
   ことを特徴とする請求項１または２に記載の受光回路。

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