KR940010675B1 - 레벨변환회로 - Google Patents

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KR940010675B1
KR940010675B1 KR1019910004844A KR910004844A KR940010675B1 KR 940010675 B1 KR940010675 B1 KR 940010675B1 KR 1019910004844 A KR1019910004844 A KR 1019910004844A KR 910004844 A KR910004844 A KR 910004844A KR 940010675 B1 KR940010675 B1 KR 940010675B1
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쇼죠 닛타
야스히로 스기모토
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

레벨변환회로
제 1 도는 본 발명의 1 실시예에 따른 구성의 회로도.
제 2 도는 본 발명의 레벨변환회로를 이용하여 TTL출력회로에 접속한 구체적인 구성의 회로도.
제 3 도는 종래의 레벨변환회로의 구성을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
Q1, Q2, Q3, Q4 : NPN트랜지스터 R1, R2, R3 : 저항
V1, V2 : 출력노오드
[산업상의 이용분야]
본 발명은 ECL(Emitter Coupled Logic)회로의 전원전압레벨을 TTL(Transistor Transistor Logic)회로의 전원전압레벨로 변환하는 레벨변환회로에 관한 것이다.
[종래의 기술 및 그 문제점]
전원전압으로 부전압(負電壓)을 이용하는 ECL회로레벨의 신호를 이용하여 전원전압으로 정전압(正電壓)을 이용한 TTL회로를 동작시키기 위해서는 레벨변환회로가 필요하다.
제 3 도는 종래의 ECL-TTL 레벨변환회로의 구성을 나타낸 회로도이다. 즉, NPN트랜지스터(Q1, Q2)의 베이스는 각각 ECL레벨의 신호의 입력단자(IN, /IN)로 되어 있다. 이 양 트랜지스터(Q1, Q2)는 차동회로(A1)의 차동쌍이다. 이들 트랜지스터(Q1, Q2)의 에미터는 NPN트랜지스터(Q3)의 콜렉터에 접속되어 있다. 이 트랜지스터(Q3)의 베이스는 정전압원(定電壓源 ; VCS)에 접속되어 있고, 그 에미터는 저항(R1)을 매개하여 부전원(負電源 ; VEE)에 접속되어 있다.
상기 트랜지스터(Q1)의 콜렉터는 접지전압(GND)에 접속됨과 더불어 저항(R2)의 일단에 접속되어 있고, 저항(R2)의 타단은 상기 트랜지스터(Q2)의 콜렉터에 접속되고 더욱이 저항(R3, R4)을 직렬로 매개하여 정전원(正電源 ; VCC)에 접속되어 있다.
상기 저항(R3, R4)의 접속점에는 출력노오드(V1)가, 저항(R3, R2) 및 트랜지스터(Q2)의 콜렉터와의 접속점에는 출력노오드(V2)가 접속되어 있다.
다음에는 상기 회로의 동작을 설명한다.
ECL레벨의 입력신호가 입력단자(IN, /IN)에 공급된다. 차동회로(A1) 내의 트랜지스터(Q1, Q2)의 스위칭에 의해 입력신호는 전류로 절환되고, TTL레벨의 출력노오드(V1, V2)로부터 레벨변환된 전압신호로 되어 출력된다. 이 출력신호가 TTL출력회로를 거침으로써 TTL레벨의 신호로 변환된다.
상기한 구성의 회로는 전류/전압 절환부로서 직렬접속된 저항(R4, R3)을 이용하고 있다. 따라서, 트랜지스터(Q2)가 전류를 끌어들이는가 아닌가에 따라 직접적으로 출력노오드(Vl, V2)의 전위가 상승, 하강하게된다. 한편, 저항(R2)은 트랜지스터(Q2)가 오프상태로 전류를 끌지 않는 경우에도 저항(R4, R3)에 어느 정도의 전류를 흘려 두기 위한 것이다. 이와 같이 하여, 출력노오드(V1, V2)의 레벨(Level)보정과 동작속도의 안정화를 도모하고 있다.
그렇지만, 상기한 구성의 회로에서는 저항(R4, R3, R2)이 출력노오드(Vl, V2)에 기생하는 용량(C)을 충반전시킬때의 시정수를 규정하게 된다. 따라서, 이들 저항(R4, R3, R2)의 존재가 레벨절환의 속도를 지연시키는 원인이 된다. 또한, 특히 노오드(V1)는 TTL출력회로중의 주된 트랜지스터에 포화방지용 클램프 전위를 부여하는 노오드로서 이용되기 때문에, 노오드(V1)의 전위가 전류의 절환으로 그다지 크게 상승, 하강하는 것은 바람직하지 않다.
이와 같이, 종래에는 전원에 접속되어 있는 레벨절환용 저항과 더불어 출력노오드간의 저항, 레벨보정용 저항이 직렬로 설치되어 있다. 이에 따라, 출력노오드에 기생하는 용량에서 생기는 시정수만큼의 동작지연이 문제로 되고 있다. 또한, TTL출력회로중의 주된 트랜지스터로 포화방지용 클램프전위를 부여하는 출력노오드도 레벨절환용 저항에 의해 전위가 생성되는 것에서는, 차동회로에서의 전류의 절환으로 클램프전위를 변동시킨다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 동작속도의 향상을 도모하고 또한 TTL회로내로 부여되는 클램프전위를 안정화할 수 있는 레벨변환회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
본 발명의 레벨변환회로는, 입력신호에 의해 부전압으로 동작하는 차동쌍 트랜지스터로 구성된 전류절환수단과, 상기 차동쌍의 한쪽 트랜지스터의 콜렉터가 접속되는 제 1 전위, 상기 차동쌍의 다른쪽 트랜지스터의 콜렉터에 설치되어 상기 전류절환수단에 의해 전위가 절환되는 제 1 출력노오드, 이 제 1 출력노오드와 제 1 전위간에 삽입된 제 1 부하소자, 한쪽 단자에 제 2 전위가 인가되고 제어단자에 제 3 전위가 인가됨으로써 다른쪽 단자에 일정한 전위를 공급하는 레벨변환용 트랜지스터, 이 레벨변환용 트렌지스터의 다른쪽 단자에 설치된 제 2 출력노오드 및, 상기 제 1 출력노오드와 제 2 출력노오드간에 삽입된 제 2 부하소자로 구성되어 있다.
[작용]
상기한 구성의 본 발명에서는, 제 2 전위와 제 2 출력노오드간에 접속되는 레벨변환용 트랜지스터에 의해 출력노오드의 기생용량을 충방전시킬때의 시정수를 삭감한다. 또한, 레벨변환용 트랜지스터의 제어단자를 제 3 전위, 즉 정전압원에 접속함으로써 제 2 출력노오드의 전압을 안정화시킨다.
[실시예]
이하, 도면을 참조하여 본 발명을 실시예에 의거 상세히 설명한다.
제 1 도는 본 발명의 1 실시예에 따른 레벨변환회로의 구성을 나타낸 회로도이다.
이 회로에서는, 상기한 제 3 도의 회로에 있어서 정전원(VCC)과 한쪽의 출력노오드(V1)간에 삽입되어 있던 저항(R4) 부분을 NPN트랜지스터(Q4)로 변경하고 있다. 이 트랜지스터(Q4)는 베이스가 정전압원(VBB)에 접속되어 있고, 이에 따라 출력노오드(V1)는 가상적인 정전위점(定電位点)으로 된다. 이 출력노오드(Vl)의 전위를 이용하여 도시하지 않은 TTL출력회로중의 트랜지스터에 공급하는 포화방지용 클램프전압이 용이하게 생성된다.
이와 같이, 저항(R4) 부분을 트랜지스터(Q4)로 변경하였으므로, 레벨변환동작의 속도를 좌우하는 저항이 R2, R3 2개로 되어 저항값이 저감된다. 이에 따라, 출력노오드(V1, V2)의 기생용량에 의해 결정되는 충방전의 시정수가 삭감된다. 그 결과, ECL회로로부터 TTL회로로의 레벨변환동작의 속도가 향상된다.
제 2 도는 본 발명의 레벨변환회로를 이용하여 TTL출력회로에 접속한 구성의 회로도로서, 제 1 도중의 정전압원(VBB) 및 TTL출력회로의 구체적인 실시예의 구성을 나타내고 있다.
정전압원(VBB)은 전원(VCC)의 변동을 받기 어려운 것이 좋으며, 다음과 같이 구성되어 있다.
NPN트랜지스터(Q11)의 콜렉터는 정전원(VCC)에 접속되고, 베이스는 저항(R11)을 매개하여 정전원(VCC)에 접속되어 있다. 이 트랜지스터(Q11)의 에미터는 레벨변환회로중의 트랜지스터(Q4)의 베이스에 접속됨과 더불어 저항(R12, R13)을 직렬로 매개하여 접지전압(GND)에 접속되어 있다. 상기 저항(R12, R13)의 접속점에는 NPN트랜지스터(Q12, Q13) 각각의 베이스가 접속되어 있다. 그리고 트랜지스터(Q12)의 콜렉터는 상기 트랜지스터(Q4)의 베이스에 접속되고, 트랜지스터(Q13)의 콜렉터는 상기 트랜지스터(Q11)의 베이스에 접속되어 있다. 이들 트랜지스터(Q12, Q13) 각각의 에미터는 모두 접지전압(GND)에 접속되어 있다.
TTL출력회로는 다음과 같이 구성되어 있다.
레벨변환회로중의 한쪽 출력노오드(V1)에는 콜렉터가 정전원(VCC)에 접속된 NPN트랜지스터(Q21, Q22) 각각의 베이스가 접속되어 있다. 트랜지스터(Q21)의 에미터는 저항(R21, R22)을 직렬로 매개하여 접지전압(GND)에 접속되어 있고, 트랜지스터(Q22)의 에미터에는 베이스가 레벨변환회로중의 다른쪽 출력노오드(V2)에 접속되어 있는 NPN트랜지스티(Q23)의 콜렉터가 접속되어 있다. 또한 이 트랜지스터(Q23)의 콜렉터는 저항(R23)을 매개하여 정전원(VCC)에 접속되어 있고, 그 에미터는 저항(R24)을 매개하여 접지전압(GND)에 접속됨과 더불어 출력단자(OUT)에 접속된 NPN트랜지스터(Q24)의 베이스에 접속되어 있다. 이 트랜지스터(Q24)의 콜렉터에는 NPN트랜지스터(Q25)의 에미터가 접속되어 있다. 그리고 이 트랜지스터(Q25)의 베이스는 상기 저항(R21, R22)의 접속점에 접속되어 있고, 그 콜렉터는 상기 출력노오드(V2)에 접속되어 있다.
상기 트랜지스터(Q23)의 콜렉터와 저항(R23)의 접속점에는 NPN트랜지스터(Q26)의 베이스가 접속되어 있다. 이 트랜지스터(Q26)의 콜렉터는 정전원(VCC)에 접속되어 있고, 그 에미터는 저항(R25)을 매개하여 접지전압(GND)에 접속되어 있다. 상기 트랜지스터(Q26)의 에미터와 저항(R25)의 접속점에는 에미터가 출력단자(OUT)에 접속된 NPN트랜지스터(Q27)의 베이스가 접속되어 있다. 이 트랜지스터(Q27)의 콜렉터는 저항(R26)을 매개하여 정전원(VCC)에 접속되어 있다.
상기 트랜지스터(Q26)의 베이스와 트랜지스터(Q27)의 콜렉터간에는 베이스가 콜렉터에 접속된 NPN트랜지스터(Q28)의 콜렉터, 에미터간이 접속되어 있다. 또, 트랜지스터(Q26)의 에미터와 베이스간에는 베이스가 콜렉터에 접속된 NPN트랜지스터(Q29)의 콜렉터, 에미터간이 접속되어 있다.
상기한 구성의 회로를 이용하여 본 발명의 레벨변환회로의 동작을 설명한다.
ECL레벨의 입력신호가 입력단자(IN, /IN)에 공급된다. IN이 "H"레벨, /IN가 "L"레벨일때, 차동회로(A1)내의 트랜지스터(Q1)는 온상태, 트랜지스터(Q2)는 오프상태로 된다. 트랜지스터(Q2)는 전류를 끌어들이지 않기 때문에, 출력노오드(V2)의 전위는 높다. 따라서, 트랜지스터(Q23, Q24)가 온상태로 되고, 트랜지스터(Q26, Q27)는 오프상태로 된다. 이에 따라, 출력단자(OUT)의 전위는 하강한다.
IN이 "L"레벨, /IN가 "H"레벨일때, 차동회로(A1)내의 트랜지스터(Q1)는 오프상태, 트랜지스터(Q2)는 온상태로 된다. 트랜지스터(Q2)는 전류를 끌어들이기 때문에, 출력노오드(V2)의 전위는 낮아진다. 따라서, 트랜지스터(Q23, Q24)가 오프상태로 되고, 트랜지스터(Q26, Q27)는 온상태로 된다. 이에 따라, 출력단자(OUT)의 전위는 상승한다. 그 동안, 트랜지스터(Q22)가 트랜지스터(Q23)의 포화방지용 클램프전압을 부여하고, 트랜지스터(Q25)가 트랜지스터(Q24)의 포화방지용 클램프전압을 부여하고 있다. 이 클램프전압은 출력노오드(V1)가 결정하고 있다. 전류의 절환에 따라 출력노오드(V2)의 전위는 상하로 진동하지만, 출력노오드(V1)의 전위는 정전압원(VBB)으로 동작하고 있는 트랜지스터(Q4)에 의해 거의 일정한 전위로 유지된다.
상기 실시예 회로에 의하면, 레벨절환부의 저항을 트랜지스터(Q4)로 치환함으로써, 전류의 절환에 따른 기생용량의 충방전에 걸리는 시정수가 삭감된다. 그 결과, ECL회로로부터 TTL회로로의 레벨변환동작의 속도가 향상된다. 더욱이, 레벨절환부의 트랜지스터의 에미터에 가상적으로 정전위점이 만들어지므로, TTL출력회로중의 클램프전위의 레벨을 설정하기가 쉬워진다.
한편, 본원 발명의 특허청구의 범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 레벨절환부를 베이스에 정전위가 인가되는 트랜지스터로 했으므로, 저항이 저감되어 출력노오드의 기생용량을 충방전시킬때의 시정수가 삭감되고, 이에 따라 동작속도의 향상을 도모할 수 있다. 게다가, TTL출력회로내로 인가되는 클램프전위의 안정화가 실현되어 신뢰성 높은 레벨변환회로를 제공할 수 있게 된다.

Claims (1)

  1. 입력신호에 의해 부전압으로 동작하는 차동쌍 트랜지스터(Q1, Q2)로 구성된 전류절환수단과, 상기 차동쌍의 한쪽 트랜지스터의 콜렉터가 접속되는 제 1 전위(GND), 상기 차동쌍의 다른쪽 트랜지스터의 콜렉터에 설치되어 상기 전류절환수단에 의해 전위가 절환되는 제 1 출력노오드(V2), 이 제 1 출력노오드(V2)와 제 1 전위(GND)간에 삽입된 제 1 부하소자(R2), 한쪽 단자에 제 2 전위(VCC)가 인가되고 제어단자에 제 3 전위(VBB)가 인가됨으로써 다른쪽 단자에 일정한 전위를 공급하는 레벨변환용 트랜지스터(Q4), 이 레벨변환용 트랜지스터(Q4)의 다른쪽 단자에 설치된 제 2 출력노오드(V1) 및, 상기 제 1 출력노오드(V2)와 제 2 출력노오드(V1)간에 삽입된 제 2 부하소자(R3)를 구비하여 구성된 것을 특징으로 하는 레벨변환회로.
KR1019910004844A 1990-03-30 1991-03-28 레벨변환회로 KR940010675B1 (ko)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2528028B2 (ja) * 1990-08-22 1996-08-28 三菱電機株式会社 レベル変換回路
DE4225750A1 (de) * 1992-08-04 1994-02-10 Siemens Nixdorf Inf Syst Hochintegrierte Schaltkreise
US5481216A (en) * 1994-05-31 1996-01-02 National Semiconductor Corporation Transistor drive circuit with shunt transistor saturation control
DE202010006624U1 (de) 2010-05-10 2010-08-05 Manitowoc Crane Group France Sas Kranausleger, insbesondere Mobilkranausleger, mit vorgespannten Zugelementen
KR101381295B1 (ko) 2012-11-01 2014-04-04 라제건 간이 침대

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4536665A (en) * 1982-12-27 1985-08-20 The Grass Valley Group, Inc. Circuit for converting two balanced ECL level signals into an inverted TTL level signal
JPS6157118A (ja) * 1984-08-29 1986-03-24 Toshiba Corp レベル変換回路
JPH0683053B2 (ja) * 1987-10-30 1994-10-19 日本電気株式会社 レベル変換回路
US4870301A (en) * 1988-09-06 1989-09-26 Motorola, Inc. Differential emitter-coupled-logic bus driver
US4835455A (en) * 1988-09-15 1989-05-30 Honeywell Inc. Reference voltage generator
US4996452A (en) * 1989-11-15 1991-02-26 National Semiconductor Corporation ECL/TTL tristate buffer

Also Published As

Publication number Publication date
US5081376A (en) 1992-01-14
JPH0622325B2 (ja) 1994-03-23
EP0449208A3 (en) 1991-12-04
EP0449208A2 (en) 1991-10-02
KR910017743A (ko) 1991-11-05
DE69119283D1 (de) 1996-06-13
EP0449208B1 (en) 1996-05-08
DE69119283T2 (de) 1996-10-10
JPH03283811A (ja) 1991-12-13

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