JPH04287416A - 出力回路 - Google Patents
出力回路Info
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- JPH04287416A JPH04287416A JP3051761A JP5176191A JPH04287416A JP H04287416 A JPH04287416 A JP H04287416A JP 3051761 A JP3051761 A JP 3051761A JP 5176191 A JP5176191 A JP 5176191A JP H04287416 A JPH04287416 A JP H04287416A
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- circuit
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- 238000010586 diagram Methods 0.000 description 6
- 230000002265 prevention Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路に関し、特に
、ＣＭＯＳ（ＣＭＩＳ）回路を駆動するためのバイポー
ラトランジスタで構成された出力回路に関する。従来、
ＣＭＯＳ回路を駆動するためのバイポーラトランジスタ
で構成された出力回路としては、ＣＭＯＳ回路における
浮遊容量の影響を小さくして高速駆動するためにダーリ
ントン接続による出力回路が使用されている。しかし、
出力回路の電源電圧がＣＭＯＳ回路の電源電圧よりも大
きい時、出力電圧がＣＭＯＳ回路における電源電圧より
も高くなって誤動作を生じることがあった。そこで、消
費電力が小さく、且つ、負荷の条件に関わらず所望の出
力電圧を出力してＣＭＯＳ回路で誤動作が生じることの
ない出力回路が要望されている。
、ＣＭＯＳ（ＣＭＩＳ）回路を駆動するためのバイポー
ラトランジスタで構成された出力回路に関する。従来、
ＣＭＯＳ回路を駆動するためのバイポーラトランジスタ
で構成された出力回路としては、ＣＭＯＳ回路における
浮遊容量の影響を小さくして高速駆動するためにダーリ
ントン接続による出力回路が使用されている。しかし、
出力回路の電源電圧がＣＭＯＳ回路の電源電圧よりも大
きい時、出力電圧がＣＭＯＳ回路における電源電圧より
も高くなって誤動作を生じることがあった。そこで、消
費電力が小さく、且つ、負荷の条件に関わらず所望の出
力電圧を出力してＣＭＯＳ回路で誤動作が生じることの
ない出力回路が要望されている。
【０００２】
【従来の技術】図２は従来の出力回路の一例を示す回路
図である。図２に示されるように、従来の出力回路は、
ＮＰＮ型バイポーラトランジスタＴ１０１，Ｔ１０２，
Ｔ１０４，Ｔ１０５，Ｔ１０６，Ｔ１０７，Ｔ１０９，
Ｔ１１０，ＰＮＰ型バイポーラトランジスタＴ１０３，
Ｔ１０８，および， ダイオードＤ１０１，Ｄ１０２
を備えている。図２において、参照符号ｃ１〜ｃ６は定
電流源を示している。
図である。図２に示されるように、従来の出力回路は、
ＮＰＮ型バイポーラトランジスタＴ１０１，Ｔ１０２，
Ｔ１０４，Ｔ１０５，Ｔ１０６，Ｔ１０７，Ｔ１０９，
Ｔ１１０，ＰＮＰ型バイポーラトランジスタＴ１０３，
Ｔ１０８，および， ダイオードＤ１０１，Ｄ１０２
を備えている。図２において、参照符号ｃ１〜ｃ６は定
電流源を示している。
【０００３】すなわち、トランジスタＴ１０１，Ｔ１０
２，Ｔ１０４，Ｔ１０５ の各コレクタはそれぞれ定電
流源ｃ１，ｃ２，ｃ４，ｃ５ を介して高電位電源Ｖｃ
ｃ１に接続され、また、トランジスタＴ１０３のエミッ
タは定電流源ｃ３を介して高電位電源Ｖｃｃ１に接続さ
れている。そして、トランジスタＴ１０１，Ｔ１０２，
Ｔ１０５の各エミッタおよびトランジスタＴ１０３のコ
レクタは接地（ＧＮＤ） され、また、トランジスタＴ
１０４のエミッタはダイオードＤ１０２を介して接地さ
れている。ここで、トランジスタＴ１０１のベースには
入力信号ＩＮが供給され、トランジスタＴ１０２のベー
スはトランジスタＴ１０１のコレクタに接続され、トラ
ンジスタＴ１０３のベースはトランジスタＴ１０２のコ
レクタに接続され、そして、トランジスタＴ１０４のベ
ースはトランジスタＴ１０３のエミッタに接続されてい
る。
２，Ｔ１０４，Ｔ１０５ の各コレクタはそれぞれ定電
流源ｃ１，ｃ２，ｃ４，ｃ５ を介して高電位電源Ｖｃ
ｃ１に接続され、また、トランジスタＴ１０３のエミッ
タは定電流源ｃ３を介して高電位電源Ｖｃｃ１に接続さ
れている。そして、トランジスタＴ１０１，Ｔ１０２，
Ｔ１０５の各エミッタおよびトランジスタＴ１０３のコ
レクタは接地（ＧＮＤ） され、また、トランジスタＴ
１０４のエミッタはダイオードＤ１０２を介して接地さ
れている。ここで、トランジスタＴ１０１のベースには
入力信号ＩＮが供給され、トランジスタＴ１０２のベー
スはトランジスタＴ１０１のコレクタに接続され、トラ
ンジスタＴ１０３のベースはトランジスタＴ１０２のコ
レクタに接続され、そして、トランジスタＴ１０４のベ
ースはトランジスタＴ１０３のエミッタに接続されてい
る。
【０００４】トランジスタＴ１０４のコレクタは、トラ
ンジスタＴ１０６のベースおよびダイオードＤ１０１を
介してトランジスタＴ１０８のエミッタにも接続され、
ベースはトランジスタＴ１０３のエミッタに接続されて
いる。また、トランジスタＴ１０６のエミッタはトラン
ジスタＴ１０７のベースに接続され、トランジスタＴ１
０６のコレクタはトランジスタＴ１０７のコレクタと共
に高電位電源Ｖｃｃ１に接続されている。すなわち、ト
ランジスタＴ１０６およびトランジスタＴ１０７は、ダ
ーリントン接続されている。
ンジスタＴ１０６のベースおよびダイオードＤ１０１を
介してトランジスタＴ１０８のエミッタにも接続され、
ベースはトランジスタＴ１０３のエミッタに接続されて
いる。また、トランジスタＴ１０６のエミッタはトラン
ジスタＴ１０７のベースに接続され、トランジスタＴ１
０６のコレクタはトランジスタＴ１０７のコレクタと共
に高電位電源Ｖｃｃ１に接続されている。すなわち、ト
ランジスタＴ１０６およびトランジスタＴ１０７は、ダ
ーリントン接続されている。
【０００５】トランジスタＴ１０５のコレクタは、トラ
ンジスタＴ１０９のベースにも接続されている。また、
トランジスタＴ１０９のエミッタはトランジスタＴ１１
０のベースに接続され、トランジスタＴ１０９のコレク
タはトランジスタＴ１１０のコレクタと共にトランジス
タＴ１０７のエミッタおよび出力端子ｏｕｔ に接続さ
れている。すなわち、トランジスタＴ１０９およびトラ
ンジスタＴ１１０は、ダーリントン接続されている。こ
こで、トランジスタＴ１０８のコレクタは接地され、ま
た、ベースにはＣＭＯＳ回路における電源電圧Ｖｃｃ２
が供給されるようになっている。
ンジスタＴ１０９のベースにも接続されている。また、
トランジスタＴ１０９のエミッタはトランジスタＴ１１
０のベースに接続され、トランジスタＴ１０９のコレク
タはトランジスタＴ１１０のコレクタと共にトランジス
タＴ１０７のエミッタおよび出力端子ｏｕｔ に接続さ
れている。すなわち、トランジスタＴ１０９およびトラ
ンジスタＴ１１０は、ダーリントン接続されている。こ
こで、トランジスタＴ１０８のコレクタは接地され、ま
た、ベースにはＣＭＯＳ回路における電源電圧Ｖｃｃ２
が供給されるようになっている。
【０００６】尚、図２に示されるように、ＣＭＯＳ回路
において、入力端子（出力回路の出力端子ｏｕｔ）と電
源電圧Ｖｃｃ２および接地ＧＮＤ との間にはそれぞれ
静電破壊防止用ダイオードＤ５およびＤ６が設けられ、
該入力端子は初段のインバータＩＶの入力に接続されて
いる。ここで、図２中、参照符号Ｃは、ＣＭＯＳ回路の
入力に存する浮遊容量を示している。
において、入力端子（出力回路の出力端子ｏｕｔ）と電
源電圧Ｖｃｃ２および接地ＧＮＤ との間にはそれぞれ
静電破壊防止用ダイオードＤ５およびＤ６が設けられ、
該入力端子は初段のインバータＩＶの入力に接続されて
いる。ここで、図２中、参照符号Ｃは、ＣＭＯＳ回路の
入力に存する浮遊容量を示している。
【０００７】
【発明が解決しようとする課題】上述した図２に示す従
来の出力回路は、ＣＭＯＳ回路の入力に存する浮遊容量
Ｃによる信号の立ち上がりの遅延を防ぐために、駆動能
力の大きいダーリントン接続（トランジスタＴ１０６，
Ｔ１０７；Ｔ１０９，Ｔ１１０）を出力とする回路構成
となっている。しかし、例えば、出力回路の出力信号ｏ
ｕｔ（ＣＭＯＳ回路の入力信号） が高レベルのとき、
すなわち、トランジスタＴ１０６およびＴ１０７がオン
状態のとき、ＣＭＯＳ回路におけるインバータＩＶの入
力は高インピーダンスであるため、高レベルの入力信号
（ｏｕｔ） による電荷が浮遊容量Ｃに充電された後は
電流が流れなくなる。その結果、トランジスタＴ１０６
，Ｔ１０７ のベース−エミッタ間電圧ＶＢＥが小さく
なり、ＣＭＯＳ回路の入力信号の電圧（出力回路の出力
信号の電圧）が該ＣＭＯＳ回路の電源電圧Ｖｃｃ２より
も高くなってしまい誤動作を生じる危険性があった。
来の出力回路は、ＣＭＯＳ回路の入力に存する浮遊容量
Ｃによる信号の立ち上がりの遅延を防ぐために、駆動能
力の大きいダーリントン接続（トランジスタＴ１０６，
Ｔ１０７；Ｔ１０９，Ｔ１１０）を出力とする回路構成
となっている。しかし、例えば、出力回路の出力信号ｏ
ｕｔ（ＣＭＯＳ回路の入力信号） が高レベルのとき、
すなわち、トランジスタＴ１０６およびＴ１０７がオン
状態のとき、ＣＭＯＳ回路におけるインバータＩＶの入
力は高インピーダンスであるため、高レベルの入力信号
（ｏｕｔ） による電荷が浮遊容量Ｃに充電された後は
電流が流れなくなる。その結果、トランジスタＴ１０６
，Ｔ１０７ のベース−エミッタ間電圧ＶＢＥが小さく
なり、ＣＭＯＳ回路の入力信号の電圧（出力回路の出力
信号の電圧）が該ＣＭＯＳ回路の電源電圧Ｖｃｃ２より
も高くなってしまい誤動作を生じる危険性があった。
【０００８】図３は従来の出力回路の他の例を示す回路
図である。同図に示す従来の出力回路は、図２に示す出
力回路に対してＮＰＮ型バイポーラトランジスタＴ１１
１およびＴ１１２を設けるようにしたものである。すな
わち、図３に示されるように、トランジスタＴ１１１の
コレクタは出力端子ｏｕｔ に接続され、エミッタは接
地されている。また、トランジスタＴ１１２のコレクタ
は定電流源ｃ６を介して高電位電源Ｖｃｃ１に接続され
、ベースはコレクタおよびトランジスタＴ１１１のベー
スに共通接続され、エミッタは接地されている。そして
、トランジスタＴ１１１およびＴ１１２は、カレントミ
ラー接続され、トランジスタＴ１１１には、トランジス
タＴ１１２を流れる電流ｉ６に対応した電流が流れるよ
うになっている。
図である。同図に示す従来の出力回路は、図２に示す出
力回路に対してＮＰＮ型バイポーラトランジスタＴ１１
１およびＴ１１２を設けるようにしたものである。すな
わち、図３に示されるように、トランジスタＴ１１１の
コレクタは出力端子ｏｕｔ に接続され、エミッタは接
地されている。また、トランジスタＴ１１２のコレクタ
は定電流源ｃ６を介して高電位電源Ｖｃｃ１に接続され
、ベースはコレクタおよびトランジスタＴ１１１のベー
スに共通接続され、エミッタは接地されている。そして
、トランジスタＴ１１１およびＴ１１２は、カレントミ
ラー接続され、トランジスタＴ１１１には、トランジス
タＴ１１２を流れる電流ｉ６に対応した電流が流れるよ
うになっている。
【０００９】従って、例えば、出力回路の出力信号ｏｕ
ｔ（ＣＭＯＳ回路の入力信号） が高レベルになったと
き、トランジスタＴ１１２を介して所定の電流を流すこ
とによって、ＣＭＯＳ回路の入力信号の電圧を適切な高
レベルの値とするようになっている。しかし、この図３
に示す従来の出力回路は、出力回路の出力信号ｏｕｔ（
ＣＭＯＳ回路の入力信号） が低レベルになったときで
も、トランジスタＴ１１１およびＴ１１２がオン状態と
なっているため、常に、電流が流れることになり消費電
力の面で問題があった。すなわち、近年の小型電子機器
等に対する低消費電力化の要求に背くことになっていた
。
ｔ（ＣＭＯＳ回路の入力信号） が高レベルになったと
き、トランジスタＴ１１２を介して所定の電流を流すこ
とによって、ＣＭＯＳ回路の入力信号の電圧を適切な高
レベルの値とするようになっている。しかし、この図３
に示す従来の出力回路は、出力回路の出力信号ｏｕｔ（
ＣＭＯＳ回路の入力信号） が低レベルになったときで
も、トランジスタＴ１１１およびＴ１１２がオン状態と
なっているため、常に、電流が流れることになり消費電
力の面で問題があった。すなわち、近年の小型電子機器
等に対する低消費電力化の要求に背くことになっていた
。
【００１０】本発明は、上述した従来の出力回路が有す
る課題に鑑み、消費電力が少なく、且つ、所望の出力電
圧を出力して駆動対象であるＣＭＯＳ回路における誤動
作の発生をなくすようにした出力回路の提供を目的とす
る。
る課題に鑑み、消費電力が少なく、且つ、所望の出力電
圧を出力して駆動対象であるＣＭＯＳ回路における誤動
作の発生をなくすようにした出力回路の提供を目的とす
る。
【００１１】
【課題を解決するための手段】本発明によれば、バイポ
ーラトランジスタＴ６，Ｔ７；Ｔ９，Ｔ１０によってＣ
ＭＯＳ回路を駆動するようにした出力回路であって、該
出力回路の出力端子ＯＵＴ に接続され、当該出力回路
が高レベルの信号を出力するとき、前記出力端子ＯＵＴ
から所定の電流Ｉｙを流して該出力信号のレベルを適
切な高レベルに保持する出力レベル保持用トランジスタ
Ｔ１１ を具備し、該出力レベル保持用トランジスタＴ
１１ は前記出力回路が低レベルの信号を出力するとき
にはカットオフするように制御されていることを特徴と
する出力回路が提供される。
ーラトランジスタＴ６，Ｔ７；Ｔ９，Ｔ１０によってＣ
ＭＯＳ回路を駆動するようにした出力回路であって、該
出力回路の出力端子ＯＵＴ に接続され、当該出力回路
が高レベルの信号を出力するとき、前記出力端子ＯＵＴ
から所定の電流Ｉｙを流して該出力信号のレベルを適
切な高レベルに保持する出力レベル保持用トランジスタ
Ｔ１１ を具備し、該出力レベル保持用トランジスタＴ
１１ は前記出力回路が低レベルの信号を出力するとき
にはカットオフするように制御されていることを特徴と
する出力回路が提供される。
【００１２】
【作用】本発明の出力回路によれば、該出力回路が高レ
ベルの信号を出力するとき、出力端子ＯＵＴ から所定
の電流Ｉｙが出力レベル保持用トランジスタＴ１１ を
介して流される。これによって、例えば、出力回路の出
力電圧がＣＭＯＳ回路の電源電圧よりも高くなって誤動
作を生じるといったこをなくすことができる。また、出
力レベル保持用トランジスタＴ１１ は、出力回路が低
レベルの信号を出力するときにはカットオフするように
なっているので、無駄な電流が流れることがなく、無駄
な消費電力を省くことができる。
ベルの信号を出力するとき、出力端子ＯＵＴ から所定
の電流Ｉｙが出力レベル保持用トランジスタＴ１１ を
介して流される。これによって、例えば、出力回路の出
力電圧がＣＭＯＳ回路の電源電圧よりも高くなって誤動
作を生じるといったこをなくすことができる。また、出
力レベル保持用トランジスタＴ１１ は、出力回路が低
レベルの信号を出力するときにはカットオフするように
なっているので、無駄な電流が流れることがなく、無駄
な消費電力を省くことができる。
【００１３】
【実施例】以下、図面を参照して本発明に係る出力回路
の一実施例を説明する。図１は本発明に係る出力回路の
一実施例を示す回路図である。同図に示されるように、
本実施例の出力回路は、ＮＰＮ型バイポーラトランジス
タＴ１，Ｔ２，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ９，Ｔ１０
，Ｔ１１，Ｔ１４， ＰＮＰ型バイポーラトランジスタ
Ｔ３，Ｔ８，Ｔ１２，Ｔ１３，ダイオードＤ１，Ｄ２，
Ｄ３， および， 抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４ を
備えている。図１において、参照符号Ｃ１〜Ｃ５は定電
流源を示している。
の一実施例を説明する。図１は本発明に係る出力回路の
一実施例を示す回路図である。同図に示されるように、
本実施例の出力回路は、ＮＰＮ型バイポーラトランジス
タＴ１，Ｔ２，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ９，Ｔ１０
，Ｔ１１，Ｔ１４， ＰＮＰ型バイポーラトランジスタ
Ｔ３，Ｔ８，Ｔ１２，Ｔ１３，ダイオードＤ１，Ｄ２，
Ｄ３， および， 抵抗器Ｒ１，Ｒ２，Ｒ３，Ｒ４ を
備えている。図１において、参照符号Ｃ１〜Ｃ５は定電
流源を示している。
【００１４】すなわち、トランジスタＴ１のコレクタは
トランジスタＴ２のベースおよび定電流源Ｃ１を介して
高電位電源Ｖｃｃ１に接続され、トランジスタＴ２のコ
レクタはトランジスタＴ３のベースに接続されると共に
ダイオードＤ３を介してトランジスタＴ１２ のベース
および定電流源Ｃ２を介して高電位電源Ｖｃｃ１に接続
され、トランジスタＴ３のエミッタはトランジスタＴ４
のベースおよび定電流源Ｃ３を介して高電位電源Ｖｃｃ
１に接続され、そして、トランジスタＴ４のコレクタは
定電流源Ｃ４を介して高電位電源Ｖｃｃ１に接続されて
いる。また、トランジスタＴ１２ のエミッタは、トラ
ンジスタＴ７のコレクタおよびトランジスタＴ１３ の
エミッタに接続されると共に、定電流源Ｃ５を介して高
電位電源Ｖｃｃ１に接続されている。ここで、トランジ
スタＴ１のベースには入力信号ＩＮが供給され、トラン
ジスタＴ１，Ｔ２ の各エミッタおよびトランジスタＴ
３のコレクタは接地（ＧＮＤ） され、そして、トラン
ジスタＴ４のエミッタはダイオードＤ２を介して接地さ
れている。
トランジスタＴ２のベースおよび定電流源Ｃ１を介して
高電位電源Ｖｃｃ１に接続され、トランジスタＴ２のコ
レクタはトランジスタＴ３のベースに接続されると共に
ダイオードＤ３を介してトランジスタＴ１２ のベース
および定電流源Ｃ２を介して高電位電源Ｖｃｃ１に接続
され、トランジスタＴ３のエミッタはトランジスタＴ４
のベースおよび定電流源Ｃ３を介して高電位電源Ｖｃｃ
１に接続され、そして、トランジスタＴ４のコレクタは
定電流源Ｃ４を介して高電位電源Ｖｃｃ１に接続されて
いる。また、トランジスタＴ１２ のエミッタは、トラ
ンジスタＴ７のコレクタおよびトランジスタＴ１３ の
エミッタに接続されると共に、定電流源Ｃ５を介して高
電位電源Ｖｃｃ１に接続されている。ここで、トランジ
スタＴ１のベースには入力信号ＩＮが供給され、トラン
ジスタＴ１，Ｔ２ の各エミッタおよびトランジスタＴ
３のコレクタは接地（ＧＮＤ） され、そして、トラン
ジスタＴ４のエミッタはダイオードＤ２を介して接地さ
れている。
【００１５】トランジスタＴ４のコレクタは、トランジ
スタＴ６のベースおよびダイオードＤ１を介してトラン
ジスタＴ８のエミッタにも接続されている。また、トラ
ンジスタＴ６のエミッタはトランジスタＴ７のベースに
接続され、トランジスタＴ６のコレクタはトランジスタ
Ｔ７のコレクタと共に高電位電源Ｖｃｃ１に接続されて
いる。すなわち、トランジスタＴ６およびトランジスタ
Ｔ７は、ダーリントン接続されている。さらに、トラン
ジスタＴ１２ のコレクタは、トランジスタＴ５のベー
スおよびコレクタとトランジスタＴ１１ のベースに接
続されている。また、トランジスタＴ５およびＴ１１
の各エミッタは接地されている。すなわち、トランジス
タＴ５およびＴ１１ はカレントミラー接続されている
。
スタＴ６のベースおよびダイオードＤ１を介してトラン
ジスタＴ８のエミッタにも接続されている。また、トラ
ンジスタＴ６のエミッタはトランジスタＴ７のベースに
接続され、トランジスタＴ６のコレクタはトランジスタ
Ｔ７のコレクタと共に高電位電源Ｖｃｃ１に接続されて
いる。すなわち、トランジスタＴ６およびトランジスタ
Ｔ７は、ダーリントン接続されている。さらに、トラン
ジスタＴ１２ のコレクタは、トランジスタＴ５のベー
スおよびコレクタとトランジスタＴ１１ のベースに接
続されている。また、トランジスタＴ５およびＴ１１
の各エミッタは接地されている。すなわち、トランジス
タＴ５およびＴ１１ はカレントミラー接続されている
。
【００１６】トランジスタＴ１１ のコレクタは、トラ
ンジスタＴ９およびＴ１０ の各コレクタおよび出力端
子ＯＵＴ に接続されると共に、ダイオードＤ３を介し
てトランジスタＴ１４ のエミッタに接続されている。 また、トランジスタＴ９のエミッタはトランジスタＴ１
０ のベースに接続されると共に抵抗器Ｒ４を介して接
地され、そして、トランジスタＴ１０ のエミッタは接
地されている。すなわち、トランジスタＴ９およびトラ
ンジスタＴ１０ は、ダーリントン接続されている。こ
こで、トランジスタＴ１３ のコレクタはトランジスタ
Ｔ９ベースに接続され、トランジスタＴ１３ のベース
は抵抗器Ｒ３を介して接地されると共に抵抗器Ｒ２，Ｒ
１ を介してトランジスタＴ８のベースに接続されてい
る。ここで、トランジスタＴ８のベースにはＣＭＯＳ回
路における電源電圧Ｖｃｃ２が供給されるようになって
おり、コレクタは接地されている。また、トランジスタ
Ｔ１４ のベースは、抵抗器Ｒ１とＲ２の接続個所に接
続されるようになっている。
ンジスタＴ９およびＴ１０ の各コレクタおよび出力端
子ＯＵＴ に接続されると共に、ダイオードＤ３を介し
てトランジスタＴ１４ のエミッタに接続されている。 また、トランジスタＴ９のエミッタはトランジスタＴ１
０ のベースに接続されると共に抵抗器Ｒ４を介して接
地され、そして、トランジスタＴ１０ のエミッタは接
地されている。すなわち、トランジスタＴ９およびトラ
ンジスタＴ１０ は、ダーリントン接続されている。こ
こで、トランジスタＴ１３ のコレクタはトランジスタ
Ｔ９ベースに接続され、トランジスタＴ１３ のベース
は抵抗器Ｒ３を介して接地されると共に抵抗器Ｒ２，Ｒ
１ を介してトランジスタＴ８のベースに接続されてい
る。ここで、トランジスタＴ８のベースにはＣＭＯＳ回
路における電源電圧Ｖｃｃ２が供給されるようになって
おり、コレクタは接地されている。また、トランジスタ
Ｔ１４ のベースは、抵抗器Ｒ１とＲ２の接続個所に接
続されるようになっている。
【００１７】尚、図１に示されるように、ＣＭＯＳ回路
において、入力端子（出力回路の出力端子ＯＵＴ）と電
源電圧Ｖｃｃ２および接地ＧＮＤ との間にはそれぞれ
静電破壊防止用ダイオードＤ５およびＤ６が設けられ、
該入力端子は初段のインバータＩＶの入力に接続されて
いる。ここで、図１中、参照符号Ｃは、ＣＭＯＳ回路の
入力に存する浮遊容量を示している。
において、入力端子（出力回路の出力端子ＯＵＴ）と電
源電圧Ｖｃｃ２および接地ＧＮＤ との間にはそれぞれ
静電破壊防止用ダイオードＤ５およびＤ６が設けられ、
該入力端子は初段のインバータＩＶの入力に接続されて
いる。ここで、図１中、参照符号Ｃは、ＣＭＯＳ回路の
入力に存する浮遊容量を示している。
【００１８】上述した本実施例の出力回路は、ＣＭＯＳ
回路の入力に存する浮遊容量Ｃによる信号の立ち上がり
の遅延を防ぐために、駆動能力の大きいダーリントン接
続されたトランジスタ（Ｔ６，Ｔ７；Ｔ９，Ｔ１０）に
より出力段が構成されている。そして、本実施例の出力
回路では、出力回路の出力信号ＯＵＴ（ＣＭＯＳ回路の
入力信号） が高レベルになったときだけ、トランジス
タＴ１１ を介して電流Ｉｙが流れ、該出力信号ＯＵＴ
が適切な電位の高レベル信号となるようにされている
。そして、出力信号ＯＵＴ が低レベルのときは、トラ
ンジスタＴ１１ がカットオフして電流が流れないよう
にされ、無駄な消費電力の増大を防ぐようになっている
。
回路の入力に存する浮遊容量Ｃによる信号の立ち上がり
の遅延を防ぐために、駆動能力の大きいダーリントン接
続されたトランジスタ（Ｔ６，Ｔ７；Ｔ９，Ｔ１０）に
より出力段が構成されている。そして、本実施例の出力
回路では、出力回路の出力信号ＯＵＴ（ＣＭＯＳ回路の
入力信号） が高レベルになったときだけ、トランジス
タＴ１１ を介して電流Ｉｙが流れ、該出力信号ＯＵＴ
が適切な電位の高レベル信号となるようにされている
。そして、出力信号ＯＵＴ が低レベルのときは、トラ
ンジスタＴ１１ がカットオフして電流が流れないよう
にされ、無駄な消費電力の増大を防ぐようになっている
。
【００１９】以下、本実施例の動作を説明する。まず、
出力回路の入力信号ＩＮが低レベル（出力回路の出力信
号ＯＵＴ が高レベルとなる）の場合、トランジスタＴ
１，Ｔ４，Ｔ９，Ｔ１０，Ｔ１３がカットオフし、トラ
ンジスタＴ２，Ｔ３，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ１１
，Ｔ１２ がオン状態となる。すなわち、ダーリントン
接続されたトランジスタＴ６，Ｔ７ がオンして出力端
子ＯＵＴ が高レベルとなる。ことのき、出力端子の高
レベル信号は、ＣＭＯＳ回路に供給され浮遊容量Ｃを充
電することになるが、該浮遊容量Ｃに電荷が蓄積（充電
）された後は該出力端子ＯＵＴ からトランジスタＴ１
１ を介して電流Ｉｙが接地ＧＮＤ へ流れることにな
る。
出力回路の入力信号ＩＮが低レベル（出力回路の出力信
号ＯＵＴ が高レベルとなる）の場合、トランジスタＴ
１，Ｔ４，Ｔ９，Ｔ１０，Ｔ１３がカットオフし、トラ
ンジスタＴ２，Ｔ３，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ１１
，Ｔ１２ がオン状態となる。すなわち、ダーリントン
接続されたトランジスタＴ６，Ｔ７ がオンして出力端
子ＯＵＴ が高レベルとなる。ことのき、出力端子の高
レベル信号は、ＣＭＯＳ回路に供給され浮遊容量Ｃを充
電することになるが、該浮遊容量Ｃに電荷が蓄積（充電
）された後は該出力端子ＯＵＴ からトランジスタＴ１
１ を介して電流Ｉｙが接地ＧＮＤ へ流れることにな
る。
【００２０】詳述すると、入力信号ＩＮが低レベルのと
き、ＰＮＰ型バイポーラトランジスタＴ１２ はオンと
なり、また、ＰＮＰ型バイポーラトランジスタＴ１３
はオフでＮＰＮ型バイポーラトランジスタＴ５がオンと
なるので、該トランジスタＴ５には電流Ｉｘ（Ｉ５）が
流れることになる。これにより、トランジスタＴ５とカ
レントミラー接続されたＮＰＮ型バイポーラトランジス
タＴ１１ もオンとなって、該トランジスタＴ１１ に
はトランジスタＴ５を流れる電流Ｉｘに対応した値の電
流Ｉｙが流れる。このとき、ダーリントン接続されたト
ランジスタＴ９およびＴ１０ は共にカットオフしてい
るので、出力端子ＯＵＴ から所定の電流Ｉｙがトラン
ジスタＴ１１ を介して接地ＧＮＤ へ流れることにな
る。これにより、図２で説明したような、『トランジス
タＴ６，Ｔ７（Ｔ１０６，Ｔ１０７）のベース−エミッ
タ間電圧ＶＢＥが小さくなり、該出力回路の出力信号の
電圧（ＣＭＯＳ回路の入力信号の電圧）が該ＣＭＯＳ回
路の電源電圧Ｖｃｃ２よりも高くなって誤動作を生じる
こと』を防止することができる。 ここで、出力回路の出力端子ＯＵＴに現れる高レベル信
号は、基準電圧（ＣＭＯＳ回路の電源電圧Ｖｃｃ２）
からダイオードＤ１およびトランジスタＴ８により規定
される電位だけ高い電圧からトランジスタＴ６，Ｔ７
により規定される電位だけ低い電圧にクランプされるこ
とになるため、適切な高レベルの電位を有する出力信号
が出力端子ＯＵＴ から得られることになる。
き、ＰＮＰ型バイポーラトランジスタＴ１２ はオンと
なり、また、ＰＮＰ型バイポーラトランジスタＴ１３
はオフでＮＰＮ型バイポーラトランジスタＴ５がオンと
なるので、該トランジスタＴ５には電流Ｉｘ（Ｉ５）が
流れることになる。これにより、トランジスタＴ５とカ
レントミラー接続されたＮＰＮ型バイポーラトランジス
タＴ１１ もオンとなって、該トランジスタＴ１１ に
はトランジスタＴ５を流れる電流Ｉｘに対応した値の電
流Ｉｙが流れる。このとき、ダーリントン接続されたト
ランジスタＴ９およびＴ１０ は共にカットオフしてい
るので、出力端子ＯＵＴ から所定の電流Ｉｙがトラン
ジスタＴ１１ を介して接地ＧＮＤ へ流れることにな
る。これにより、図２で説明したような、『トランジス
タＴ６，Ｔ７（Ｔ１０６，Ｔ１０７）のベース−エミッ
タ間電圧ＶＢＥが小さくなり、該出力回路の出力信号の
電圧（ＣＭＯＳ回路の入力信号の電圧）が該ＣＭＯＳ回
路の電源電圧Ｖｃｃ２よりも高くなって誤動作を生じる
こと』を防止することができる。 ここで、出力回路の出力端子ＯＵＴに現れる高レベル信
号は、基準電圧（ＣＭＯＳ回路の電源電圧Ｖｃｃ２）
からダイオードＤ１およびトランジスタＴ８により規定
される電位だけ高い電圧からトランジスタＴ６，Ｔ７
により規定される電位だけ低い電圧にクランプされるこ
とになるため、適切な高レベルの電位を有する出力信号
が出力端子ＯＵＴ から得られることになる。
【００２１】さらに、本実施例の出力回路では、出力回
路の入力信号ＩＮが高レベル（出力回路の出力信号ＯＵ
Ｔ が低レベルとなる）の場合には、無駄な電流が流れ
ることがないので、無駄な消費電力を無くすことができ
る。すなわち、トランジスタＴ１に供給された入力信号
ＩＮが高レベルのときは、前述した入力信号ＩＮが低レ
ベルの場合とは逆に、トランジスタＴ１，Ｔ４，Ｔ９，
Ｔ１０，Ｔ１３がオン状態となり、トランジスタＴ２，
Ｔ３，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ１１，Ｔ１２ がカ
ットオフする。従って、ダーリントン接続されたＮＰＮ
型バイポーラトランジスタＴ９，Ｔ１０がオンとなって
、出力回路の出力信号（ＣＭＯＳ回路の入力信号）が低
レベルとなる。 このとき、ＰＮＰ型バイポーラトランジスタＴ１２ お
よびカレントミラー接続されたＮＰＮ型バイポーラトラ
ンジスタＴ５，Ｔ１１は、全てカットオフするので無駄
な電流が流れることがない。すなわち、無駄な電力消費
を無くすことができる。
路の入力信号ＩＮが高レベル（出力回路の出力信号ＯＵ
Ｔ が低レベルとなる）の場合には、無駄な電流が流れ
ることがないので、無駄な消費電力を無くすことができ
る。すなわち、トランジスタＴ１に供給された入力信号
ＩＮが高レベルのときは、前述した入力信号ＩＮが低レ
ベルの場合とは逆に、トランジスタＴ１，Ｔ４，Ｔ９，
Ｔ１０，Ｔ１３がオン状態となり、トランジスタＴ２，
Ｔ３，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ１１，Ｔ１２ がカ
ットオフする。従って、ダーリントン接続されたＮＰＮ
型バイポーラトランジスタＴ９，Ｔ１０がオンとなって
、出力回路の出力信号（ＣＭＯＳ回路の入力信号）が低
レベルとなる。 このとき、ＰＮＰ型バイポーラトランジスタＴ１２ お
よびカレントミラー接続されたＮＰＮ型バイポーラトラ
ンジスタＴ５，Ｔ１１は、全てカットオフするので無駄
な電流が流れることがない。すなわち、無駄な電力消費
を無くすことができる。
【００２２】ここで、本発明の出力回路は、特に、低消
費電力が要求されている小型電子機器等において使用さ
れるのに適したものである。また、本発明の出力回路は
、上述した図１の回路に限定されるものではなく、様々
な変形が可能であるのはいうまでもない。
費電力が要求されている小型電子機器等において使用さ
れるのに適したものである。また、本発明の出力回路は
、上述した図１の回路に限定されるものではなく、様々
な変形が可能であるのはいうまでもない。
【００２３】
【発明の効果】以上、詳述したように、本発明の出力回
路は、消費電流を増加することなく、所望の出力電圧を
出力して駆動するＣＭＯＳ回路における誤動作を無くす
ことができる。
路は、消費電流を増加することなく、所望の出力電圧を
出力して駆動するＣＭＯＳ回路における誤動作を無くす
ことができる。
【図１】本発明に係る出力回路の一実施例を示す回路図
である。
である。
【図２】従来の出力回路の一例を示す回路図である。
【図３】従来の出力回路の他の例を示す回路図である。
Ｃ…浮遊容量
Ｃ１〜Ｃ５…定電流源
Ｄ１〜Ｄ６…ダイオード
Ｉ１〜Ｉ５…電流
ＩＮ…入力信号（入力端子）
ＩＶ…インバータ
ＯＵＴ …出力信号（出力端子）
Ｒ１〜Ｒ４…抵抗器
Ｔ１，Ｔ２，Ｔ４，（Ｔ５），Ｔ６，Ｔ７，Ｔ９，Ｔ１
０，（Ｔ１１），Ｔ１４…ＮＰＮ型バイポーラトランジ
スタ Ｔ３，Ｔ８，Ｔ１２，Ｔ１３ …ＰＮＰ型バイポーラト
ランジスタＴ５…電流制御用トランジスタ
０，（Ｔ１１），Ｔ１４…ＮＰＮ型バイポーラトランジ
スタ Ｔ３，Ｔ８，Ｔ１２，Ｔ１３ …ＰＮＰ型バイポーラト
ランジスタＴ５…電流制御用トランジスタ
Claims (4)
- 【請求項１】 バイポーラトランジスタ（Ｔ６，Ｔ７
；Ｔ９，Ｔ１０）によってＣＭＯＳ回路を駆動するよう
にした出力回路であって、該出力回路の出力端子（ＯＵ
Ｔ） に接続され、当該出力回路が高レベルの信号を出
力するとき、前記出力端子から所定の電流（Ｉｙ）を流
して該出力信号のレベルを適切な高レベルに保持する出
力レベル保持用トランジスタ（Ｔ１１） を具備し、該
出力レベル保持用トランジスタは前記出力回路が低レベ
ルの信号を出力するときにはカットオフするよう制御さ
れていることを特徴とする出力回路。 - 【請求項２】 前記出力レベル保持用トランジスタ（
Ｔ１１） は、カレントミラー接続された電流制御用ト
ランジスタ（Ｔ５）により該出力レベル保持用トランジ
スタを流れる電流が制御されるようになっていることを
特徴とする請求項１の出力回路。 - 【請求項３】 前記出力レベル保持用トランジスタ（
Ｔ１１） および前記電流制御用トランジスタ（Ｔ５）
は、ＮＰＮ型バイポーラトランジスタで構成されている
ことを特徴とする請求項２の出力回路。 - 【請求項４】 前記バイポーラトランジスタ（Ｔ６，
Ｔ７；Ｔ９，Ｔ１０）は、ダーリントン接続されている
ことを特徴とする請求項１の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051761A JPH04287416A (ja) | 1991-03-16 | 1991-03-16 | 出力回路 |
| US08/259,155 US5394038A (en) | 1991-03-16 | 1994-06-13 | Output circuit comprising bipolar transistors for driving CMOS circuit to reduce power consumption of the output circuit and avoid erroneous operation of the CMOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051761A JPH04287416A (ja) | 1991-03-16 | 1991-03-16 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287416A true JPH04287416A (ja) | 1992-10-13 |
Family
ID=12895936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051761A Withdrawn JPH04287416A (ja) | 1991-03-16 | 1991-03-16 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5394038A (ja) |
| JP (1) | JPH04287416A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661809A1 (en) * | 1993-12-30 | 1995-07-05 | STMicroelectronics S.A. | A buffer stage for use with a current controlled oscillator |
| US5672988A (en) * | 1994-04-15 | 1997-09-30 | Linear Technology Corporation | High-speed switching regulator drive circuit |
| US5929666A (en) * | 1994-06-03 | 1999-07-27 | Lucent Technologies Inc. | Bootstrap circuit |
| US5684427A (en) * | 1996-01-19 | 1997-11-04 | Allegro Microsystems, Inc. | Bipolar driver circuit including primary and pre-driver transistors |
| FR2855683B1 (fr) * | 2003-05-26 | 2005-08-26 | St Microelectronics Sa | Dispositif de commande d'un commutateur de puissance commande en tension |
| JP2012151802A (ja) * | 2011-01-21 | 2012-08-09 | Asahi Kasei Electronics Co Ltd | 半導体出力回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3553486A (en) * | 1968-03-06 | 1971-01-05 | Westinghouse Electric Corp | High noise immunity system for integrated circuits |
| US4631422A (en) * | 1983-12-19 | 1986-12-23 | Rca Corporation | TTL circuit with a clamping transistor for speedy turn-off of output transistor |
| US4682050A (en) * | 1986-01-08 | 1987-07-21 | International Business Machines Corporation | Small signal swing driver circuit |
| US4835420A (en) * | 1987-11-17 | 1989-05-30 | Applied Micro Circuits Corporation | Method and apparatus for signal level conversion with clamped capacitive bootstrap |
-
1991
- 1991-03-16 JP JP3051761A patent/JPH04287416A/ja not_active Withdrawn
-
1994
- 1994-06-13 US US08/259,155 patent/US5394038A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5394038A (en) | 1995-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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