JPH05347544A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- JPH05347544A JPH05347544A JP4179222A JP17922292A JPH05347544A JP H05347544 A JPH05347544 A JP H05347544A JP 4179222 A JP4179222 A JP 4179222A JP 17922292 A JP17922292 A JP 17922292A JP H05347544 A JPH05347544 A JP H05347544A
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- 239000003990 capacitor Substances 0.000 claims abstract description 83
- 230000009466 transformation Effects 0.000 abstract 1
- 101000666657 Homo sapiens Rho-related GTP-binding protein RhoQ Proteins 0.000 description 3
- 102100038339 Rho-related GTP-binding protein RhoQ Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 高速動作可能なＩＣ化を実現するために、ト
ランジスタ回路がバイポーラ型トランジスタで構成され
たチャージポンプ回路を提供することにある。 【構成】 第１の駆動信号を受けて電流を出力する第１
の給電回路１０と、第１の駆動信号と異相の第２の駆動
信号を受けて電流を出力する第２の給電回路１２と、第
１の給電回路１０と第２の給電回路１２を互いに並列に
接続すると共に、第１の給電回路１０または第２の給電
回路１２の出力電流により電圧がチャージされるキャパ
シタ回路１４と、キャパシタ回路１４のチャージ電圧を
所定の電圧まで増幅する差動増幅回路１６とを具備し、
第１の給電回路１０、第２の給電回路１２、および差動
増幅回路１６はトランジスタを含み、トランジスタはバ
イポーラ型トランジスタであることを特徴とするチャー
ジポンプ回路。
ランジスタ回路がバイポーラ型トランジスタで構成され
たチャージポンプ回路を提供することにある。 【構成】 第１の駆動信号を受けて電流を出力する第１
の給電回路１０と、第１の駆動信号と異相の第２の駆動
信号を受けて電流を出力する第２の給電回路１２と、第
１の給電回路１０と第２の給電回路１２を互いに並列に
接続すると共に、第１の給電回路１０または第２の給電
回路１２の出力電流により電圧がチャージされるキャパ
シタ回路１４と、キャパシタ回路１４のチャージ電圧を
所定の電圧まで増幅する差動増幅回路１６とを具備し、
第１の給電回路１０、第２の給電回路１２、および差動
増幅回路１６はトランジスタを含み、トランジスタはバ
イポーラ型トランジスタであることを特徴とするチャー
ジポンプ回路。
Description
【０００１】
【産業上の利用分野】本発明はチャージポンプ回路に関
し、特にＰＬＬ回路に用いるチャージポンプ回路に関す
る。
し、特にＰＬＬ回路に用いるチャージポンプ回路に関す
る。
【０００２】
【従来の技術】図２に従来のチャージポンプ回路の接続
図を示す。チャージポンプ回路は、バイポーラ型トラン
ジスタで構成された給電回路５０と、スイッチ素子とし
てのＭＯＳ型トランジスタＴＲ１およびバイポーラ型ト
ランジスタＴＲ２、電圧がチャージされるキャパシタＣ
ｆを具備するループフィルタ５２とから成り、外部から
給電回路５０の入力端子Ｕ１、およびＤ１に負極性の第
１の駆動信号と第１の駆動信号と異相の第２の駆動信号
がそれぞれ入力される。チャージポンプ回路の動作を説
明すると、まず第１の駆動信号が入力端子Ｕ１に入力さ
れた場合は、トランジスタＴＲ３がオン状態となりルー
プフィルタ５２を駆動し、キャパシタＣｆに電流Ｉ１が
矢印の向きに流れ、キャパシタＣｆに第１の駆動信号の
入力時間に応じた電圧がチャージされる。
図を示す。チャージポンプ回路は、バイポーラ型トラン
ジスタで構成された給電回路５０と、スイッチ素子とし
てのＭＯＳ型トランジスタＴＲ１およびバイポーラ型ト
ランジスタＴＲ２、電圧がチャージされるキャパシタＣ
ｆを具備するループフィルタ５２とから成り、外部から
給電回路５０の入力端子Ｕ１、およびＤ１に負極性の第
１の駆動信号と第１の駆動信号と異相の第２の駆動信号
がそれぞれ入力される。チャージポンプ回路の動作を説
明すると、まず第１の駆動信号が入力端子Ｕ１に入力さ
れた場合は、トランジスタＴＲ３がオン状態となりルー
プフィルタ５２を駆動し、キャパシタＣｆに電流Ｉ１が
矢印の向きに流れ、キャパシタＣｆに第１の駆動信号の
入力時間に応じた電圧がチャージされる。
【０００３】次に、第２の駆動信号が入力端子Ｄ１に入
力された場合は、トランジスタＴＲ４がオン状態となり
ループフィルタ５２のトランジスタＴＲ１を駆動すると
共に、キャパシタＣｆに電圧を印加する。駆動されたト
ランジスタＴＲ１はさらに、トランジスタＴＲ２を駆動
するため、キャパシタＣｆには電流Ｉ２が矢印の向きに
流れ、キャパシタＣｆに第２の駆動信号の入力時間に応
じた電圧がチャージされる。上述するように、キャパシ
タＣｆには、第１の駆動信号および第２の駆動信号が入
力される度に逆方向の電流が流れ、第１の駆動信号と第
２の駆動信号の駆動時間の差に応じた電圧がチャージさ
れる。第１の駆動信号と第２の駆動信号の両方が入力さ
れない時に、キャパシタＣｆに蓄積された電荷がスイッ
チ素子としてのトランジスタＴＲ１のコントロール端子
を経由してリークするのを防止するために、トランジス
タＴＲ１にはコントロール端子の入力インピーダンスの
高いＭＯＳ型トランジスタを使用している。
力された場合は、トランジスタＴＲ４がオン状態となり
ループフィルタ５２のトランジスタＴＲ１を駆動すると
共に、キャパシタＣｆに電圧を印加する。駆動されたト
ランジスタＴＲ１はさらに、トランジスタＴＲ２を駆動
するため、キャパシタＣｆには電流Ｉ２が矢印の向きに
流れ、キャパシタＣｆに第２の駆動信号の入力時間に応
じた電圧がチャージされる。上述するように、キャパシ
タＣｆには、第１の駆動信号および第２の駆動信号が入
力される度に逆方向の電流が流れ、第１の駆動信号と第
２の駆動信号の駆動時間の差に応じた電圧がチャージさ
れる。第１の駆動信号と第２の駆動信号の両方が入力さ
れない時に、キャパシタＣｆに蓄積された電荷がスイッ
チ素子としてのトランジスタＴＲ１のコントロール端子
を経由してリークするのを防止するために、トランジス
タＴＲ１にはコントロール端子の入力インピーダンスの
高いＭＯＳ型トランジスタを使用している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
チャージポンプ回路には次のような課題が有る。プリン
ト基板上にトランジスタ、キャパシタ、および抵抗等を
配置し、各素子間をプリント配線で接続してチャージポ
ンプ回路を構成していたのでは、各素子間のプリント配
線が長くなり、浮遊インダクタンスや浮遊キャパシタに
より回路の周波数特性が低下するため、従来、チャージ
ポンプ回路は、ＭＯＳ型トランジスタであるトランジス
タＴＲ１を除く他の素子をＩＣ化し、各素子間のプリン
ト配線を可能な限り除くようにしている。しかし、ＩＣ
とトランジスタＴＲ１を接続するプリント配線は必要と
なっており、浮遊インダクタンスや浮遊キャパシタが相
変わらず存在するため、チャージポンプ回路をさらに高
速動作させることができない。またプリント配線を除く
ために、ＭＯＳ型トランジスタＴＲ１を他の回路と一体
にＩＣ化することは、ＩＣをＢｉ−ＣＭＯＳ構造とする
必要があるため、ＩＣの製造コストが上昇してしまうと
いう課題がある。従って本発明は、上記課題を解決すべ
くなされ、その目的とするところは、高速動作可能なＩ
Ｃ化を実現するために、トランジスタ回路がバイポーラ
型トランジスタで構成されたチャージポンプ回路を提供
することにある。
チャージポンプ回路には次のような課題が有る。プリン
ト基板上にトランジスタ、キャパシタ、および抵抗等を
配置し、各素子間をプリント配線で接続してチャージポ
ンプ回路を構成していたのでは、各素子間のプリント配
線が長くなり、浮遊インダクタンスや浮遊キャパシタに
より回路の周波数特性が低下するため、従来、チャージ
ポンプ回路は、ＭＯＳ型トランジスタであるトランジス
タＴＲ１を除く他の素子をＩＣ化し、各素子間のプリン
ト配線を可能な限り除くようにしている。しかし、ＩＣ
とトランジスタＴＲ１を接続するプリント配線は必要と
なっており、浮遊インダクタンスや浮遊キャパシタが相
変わらず存在するため、チャージポンプ回路をさらに高
速動作させることができない。またプリント配線を除く
ために、ＭＯＳ型トランジスタＴＲ１を他の回路と一体
にＩＣ化することは、ＩＣをＢｉ−ＣＭＯＳ構造とする
必要があるため、ＩＣの製造コストが上昇してしまうと
いう課題がある。従って本発明は、上記課題を解決すべ
くなされ、その目的とするところは、高速動作可能なＩ
Ｃ化を実現するために、トランジスタ回路がバイポーラ
型トランジスタで構成されたチャージポンプ回路を提供
することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
本発明は次の構成を備える。すなわち、第１の駆動信号
を受けて電流を出力する第１の給電回路と、前記第１の
駆動信号と異相の第２の駆動信号を受けて電流を出力す
る第２の給電回路と、第１の給電回路と第２の給電回路
を互いに並列に接続すると共に、第１の給電回路または
第２の給電回路の出力電流により電圧がチャージされる
キャパシタ回路と、該キャパシタ回路のチャージ電圧を
所定の電圧まで増幅する差動増幅回路とを具備し、前記
第１の給電回路、前記第２の給電回路、および前記差動
増幅回路はトランジスタを含み、前記トランジスタはバ
イポーラ型トランジスタであることを特徴とする。特
に、前記キャパシタ回路は、両端が第１の給電回路と第
２の給電回路に接続された第１のキャパシタと、該第１
のキャパシタの一端と基準電位との間に接続された第２
のキャパシタと、該第１のキャパシタの他端と基準電位
との間に接続された第３のキャパシタとで構成すると一
層よい。
本発明は次の構成を備える。すなわち、第１の駆動信号
を受けて電流を出力する第１の給電回路と、前記第１の
駆動信号と異相の第２の駆動信号を受けて電流を出力す
る第２の給電回路と、第１の給電回路と第２の給電回路
を互いに並列に接続すると共に、第１の給電回路または
第２の給電回路の出力電流により電圧がチャージされる
キャパシタ回路と、該キャパシタ回路のチャージ電圧を
所定の電圧まで増幅する差動増幅回路とを具備し、前記
第１の給電回路、前記第２の給電回路、および前記差動
増幅回路はトランジスタを含み、前記トランジスタはバ
イポーラ型トランジスタであることを特徴とする。特
に、前記キャパシタ回路は、両端が第１の給電回路と第
２の給電回路に接続された第１のキャパシタと、該第１
のキャパシタの一端と基準電位との間に接続された第２
のキャパシタと、該第１のキャパシタの他端と基準電位
との間に接続された第３のキャパシタとで構成すると一
層よい。
【０００６】
【作用】作用について説明する。第１の駆動信号と第２
の駆動信号を受けてキャパシタ回路にそれぞれ電流を出
力する第１の給電回路と第２の給電回路、およびキャパ
シタ回路にチャージされた電圧を増幅して出力する差動
増幅回路はバイポーラ型トランジスタで構成できる。ま
た、キャパシタ回路を、両端が第１の給電回路と第２の
給電回路に接続された第１のキャパシタと、第１のキャ
パシタの一端と基準電位との間に接続された第２のキャ
パシタと、第１のキャパシタの他端と基準電位との間に
接続された第３のキャパシタとで構成すると、第１の駆
動信号と第２の駆動信号の駆動時間に応じた電圧がチャ
ージされる第１のキャパシタの両端電圧は、差動増幅回
路への電流のリークに対して第２および第３のキャパシ
タにより保持されるため、変動が抑止できる。
の駆動信号を受けてキャパシタ回路にそれぞれ電流を出
力する第１の給電回路と第２の給電回路、およびキャパ
シタ回路にチャージされた電圧を増幅して出力する差動
増幅回路はバイポーラ型トランジスタで構成できる。ま
た、キャパシタ回路を、両端が第１の給電回路と第２の
給電回路に接続された第１のキャパシタと、第１のキャ
パシタの一端と基準電位との間に接続された第２のキャ
パシタと、第１のキャパシタの他端と基準電位との間に
接続された第３のキャパシタとで構成すると、第１の駆
動信号と第２の駆動信号の駆動時間に応じた電圧がチャ
ージされる第１のキャパシタの両端電圧は、差動増幅回
路への電流のリークに対して第２および第３のキャパシ
タにより保持されるため、変動が抑止できる。
【０００７】
【実施例】以下、本発明の好適な実施例について添付図
面と共に詳述する。まず、図１に示すようにチャージポ
ンプ回路は、第１の給電回路１０と、第１の給電回路１
０と同じ回路に形成された第２の給電回路１２と、第１
の給電回路１０および第２の給電回路１２を互いに並列
に接続するキャパシタ回路１４と、差動増幅回路１６と
から構成されている。
面と共に詳述する。まず、図１に示すようにチャージポ
ンプ回路は、第１の給電回路１０と、第１の給電回路１
０と同じ回路に形成された第２の給電回路１２と、第１
の給電回路１０および第２の給電回路１２を互いに並列
に接続するキャパシタ回路１４と、差動増幅回路１６と
から構成されている。
【０００８】つぎに、動作について説明すると共に、併
せて構成についても詳細に説明する。まず、第１の給電
回路１０の動作は、トランジスタＴＣ１およびＴＣ２は
電流の総和がＩｏとなる差動回路に形成されているた
め、トランジスタＴＣ１に第１の駆動信号ＣＣ（Ｈｉ／
Ｌｏｗ）が入力されると、トランジスタＴＣ１はオン／
オフ状態となり、一方トランジスタＴＣ２はオフ／オン
状態となる。これによりトランジスタＴＣ１のコレクタ
側に接続されるトランジスタＴＣ３に流れる電流Ｉｅ３
と、トランジスタＴＣ２のコレクタ側に接続されるトラ
ンジスタＴＣ４に流れる電流Ｉｅ４およびＴＣ５の状態
は、第１の駆動信号ＣＣにより次にように変化する（こ
こで、トランジスタのベース・エミッタ間順方向電圧を
Ｖｂｅ、電源電圧をＶｃｃ、差動回路に使用される抵抗
の値をＲｃ、トランジスタＴＣ３およびＴＣ４のエミッ
タ側に接続される抵抗の値をＲｆとする）。 （１）第１の駆動信号ＣＣ：Ｈｉの時。
せて構成についても詳細に説明する。まず、第１の給電
回路１０の動作は、トランジスタＴＣ１およびＴＣ２は
電流の総和がＩｏとなる差動回路に形成されているた
め、トランジスタＴＣ１に第１の駆動信号ＣＣ（Ｈｉ／
Ｌｏｗ）が入力されると、トランジスタＴＣ１はオン／
オフ状態となり、一方トランジスタＴＣ２はオフ／オン
状態となる。これによりトランジスタＴＣ１のコレクタ
側に接続されるトランジスタＴＣ３に流れる電流Ｉｅ３
と、トランジスタＴＣ２のコレクタ側に接続されるトラ
ンジスタＴＣ４に流れる電流Ｉｅ４およびＴＣ５の状態
は、第１の駆動信号ＣＣにより次にように変化する（こ
こで、トランジスタのベース・エミッタ間順方向電圧を
Ｖｂｅ、電源電圧をＶｃｃ、差動回路に使用される抵抗
の値をＲｃ、トランジスタＴＣ３およびＴＣ４のエミッ
タ側に接続される抵抗の値をＲｆとする）。 （１）第１の駆動信号ＣＣ：Ｈｉの時。
【数１】
【数２】 ＴＣ５：オフ状態。 （２）第１の駆動信号ＣＣ：Ｌｏｗの時。
【数３】
【数４】 ＴＣ５：オン状態。 このように、トランジスタＴＣ３を通してＴＣ６および
ＴＣ８へ流れる電流Ｉｅ３は小さく／大きくなり、トラ
ンジスタＴＣ４を通してＴＣ９およびＴＣ１０へ流れる
電流Ｉｅ４は大きく／小さくなる。ここでトランジスタ
ＴＣ８およびＴＣ９、トランジスタＴＣ１０およびＴＣ
１１はミラー回路に形成されているため、トランジスタ
ＴＣ４を通して流れる電流は、殆どトランジスタＴＣ１
０／ＴＣ９を通るようになる（トランジスタＴＣ１０は
オン／オフ状態となる）。従って、トランジスタＴＣ１
１も同様にオン／オフ状態となる。トランジスタＴＣ５
のエミッタには、キャパシタ回路１４に接続され、積分
回路を形成する抵抗Ｒ１が接続されている。また第２の
給電回路１２は、第１の給電回路１０と同じ回路に構成
されているため、トランジスタＴＤ１に第２の駆動信号
ＤＤ（Ｈｉ／Ｌｏｗ）が入力されると、トランジスタＴ
Ｄ５はオン／オフ状態となると共に、トランジスタＴＤ
４を流れる電流は大きく／小さくなり、トランジスタＴ
Ｄ１１もオン／オフ状態となる。トランジスタＴＤ５の
エミッタには、キャパシタ回路１４に接続され、積分回
路を形成する抵抗Ｒ２が接続されている。
ＴＣ８へ流れる電流Ｉｅ３は小さく／大きくなり、トラ
ンジスタＴＣ４を通してＴＣ９およびＴＣ１０へ流れる
電流Ｉｅ４は大きく／小さくなる。ここでトランジスタ
ＴＣ８およびＴＣ９、トランジスタＴＣ１０およびＴＣ
１１はミラー回路に形成されているため、トランジスタ
ＴＣ４を通して流れる電流は、殆どトランジスタＴＣ１
０／ＴＣ９を通るようになる（トランジスタＴＣ１０は
オン／オフ状態となる）。従って、トランジスタＴＣ１
１も同様にオン／オフ状態となる。トランジスタＴＣ５
のエミッタには、キャパシタ回路１４に接続され、積分
回路を形成する抵抗Ｒ１が接続されている。また第２の
給電回路１２は、第１の給電回路１０と同じ回路に構成
されているため、トランジスタＴＤ１に第２の駆動信号
ＤＤ（Ｈｉ／Ｌｏｗ）が入力されると、トランジスタＴ
Ｄ５はオン／オフ状態となると共に、トランジスタＴＤ
４を流れる電流は大きく／小さくなり、トランジスタＴ
Ｄ１１もオン／オフ状態となる。トランジスタＴＤ５の
エミッタには、キャパシタ回路１４に接続され、積分回
路を形成する抵抗Ｒ２が接続されている。
【０００９】キャパシタ回路１４は、第１のキャパシタ
Ｃ１、第２のキャパシタＣＣ２，および第３のキャパシ
タＣＤ２とから成り、第１のキャパシタＣ１の一端とし
ての入力端子ＳＳ１と基準電位ＧＮＤ間には第１のキャ
パシタＣＣ２が接続され、第１のキャパシタＣ１の他端
としての入力端子ＳＳ２と基準電位ＧＮＤ間には第２の
キャパシタＣＤ２が接続されている。またキャパシタ回
路１４と、第１の給電回路１０および第２の給電回路１
２との接続は、キャパシタ回路１４の入力端子ＳＳ１
に、第１の給電回路１０のトランジスタＴＣ１１のコレ
クタと第２の給電回路１２の抵抗Ｒ２が接続され、キャ
パシタ回路１４の入力端子ＳＳ２に、第２の給電回路１
２のトランジスタＴＤ１１のコレクタと第１の給電回路
１０の抵抗Ｒ１が接続されている。従って、第１の給電
回路１０と第２の給電回路１２に、第１の駆動信号ＣＣ
（Ｈｉ／Ｌｏｗ）と第２の駆動信号ＤＤ（Ｌｏｗ／Ｈ
ｉ）が入力されると、トランジスタＴＣ５およびＴＣ１
１はオン／オフ状態となり、トランジスタＴＤ５および
ＴＤ１１はオフ／オン状態となるため、キャパシタ回路
１４には抵抗Ｒ１／Ｒ２を経由して電流Ｉ１／Ｉ２が流
れ、キャパシタＣ１、キャパシタＣＣ２，およびキャパ
シタＣＤ２に電荷が蓄積される。このようにしてキャパ
シタＣ１に蓄積される電荷は、第１の駆動信号ＣＣと第
２の駆動信号ＤＤの駆動時間の差に応じた量となる。
Ｃ１、第２のキャパシタＣＣ２，および第３のキャパシ
タＣＤ２とから成り、第１のキャパシタＣ１の一端とし
ての入力端子ＳＳ１と基準電位ＧＮＤ間には第１のキャ
パシタＣＣ２が接続され、第１のキャパシタＣ１の他端
としての入力端子ＳＳ２と基準電位ＧＮＤ間には第２の
キャパシタＣＤ２が接続されている。またキャパシタ回
路１４と、第１の給電回路１０および第２の給電回路１
２との接続は、キャパシタ回路１４の入力端子ＳＳ１
に、第１の給電回路１０のトランジスタＴＣ１１のコレ
クタと第２の給電回路１２の抵抗Ｒ２が接続され、キャ
パシタ回路１４の入力端子ＳＳ２に、第２の給電回路１
２のトランジスタＴＤ１１のコレクタと第１の給電回路
１０の抵抗Ｒ１が接続されている。従って、第１の給電
回路１０と第２の給電回路１２に、第１の駆動信号ＣＣ
（Ｈｉ／Ｌｏｗ）と第２の駆動信号ＤＤ（Ｌｏｗ／Ｈ
ｉ）が入力されると、トランジスタＴＣ５およびＴＣ１
１はオン／オフ状態となり、トランジスタＴＤ５および
ＴＤ１１はオフ／オン状態となるため、キャパシタ回路
１４には抵抗Ｒ１／Ｒ２を経由して電流Ｉ１／Ｉ２が流
れ、キャパシタＣ１、キャパシタＣＣ２，およびキャパ
シタＣＤ２に電荷が蓄積される。このようにしてキャパ
シタＣ１に蓄積される電荷は、第１の駆動信号ＣＣと第
２の駆動信号ＤＤの駆動時間の差に応じた量となる。
【００１０】差動増幅回路１６は、エミッタフォロアに
形成された入力部１８、差動増幅部２０と、電圧出力部
２２とから構成されている。入力部１８は、エミッタフ
ォロワに形成されたトランジスタＴＣ１２，ＴＤ１２
と、一端がトランジスタＴＣ１２，ＴＤ１２のベース端
子に接続され、他端はキャパシタ回路１４の入力端子Ｓ
Ｓ１およびＳＳ２に接続された抵抗Ｒ３および抵抗Ｒ４
とから構成され、キャパシタ回路１４の入力端子ＳＳ１
およびＳＳ２の電圧を高インピーダンスで受け、低イン
ピーダンスで差動増幅部２０に出力する機能を有する。
抵抗Ｒ３および抵抗Ｒ４は同じ抵抗値であって、キャパ
シタ回路１４に蓄積された電荷のリークを抑制するため
に、抵抗値の大きなものが使用されている。さらにキャ
パシタ回路１４において、第１のキャパシタＣ１の両端
に、電圧保持のための第２のキャパシタＣＣ２と第３の
キャパシタＣＤ２が設けられると共に、抵抗Ｒ３と抵抗
Ｒ４の抵抗値が同じためにトランジスタＴＣ１２，ＴＤ
１２のベース端子に流入する電流は略同一となり、トラ
ンジスタＴＣ１２，ＴＤ１２のベース端子に流入する電
流によるキャパシタＣ１の両端間の電圧変動を抑止でき
る。
形成された入力部１８、差動増幅部２０と、電圧出力部
２２とから構成されている。入力部１８は、エミッタフ
ォロワに形成されたトランジスタＴＣ１２，ＴＤ１２
と、一端がトランジスタＴＣ１２，ＴＤ１２のベース端
子に接続され、他端はキャパシタ回路１４の入力端子Ｓ
Ｓ１およびＳＳ２に接続された抵抗Ｒ３および抵抗Ｒ４
とから構成され、キャパシタ回路１４の入力端子ＳＳ１
およびＳＳ２の電圧を高インピーダンスで受け、低イン
ピーダンスで差動増幅部２０に出力する機能を有する。
抵抗Ｒ３および抵抗Ｒ４は同じ抵抗値であって、キャパ
シタ回路１４に蓄積された電荷のリークを抑制するため
に、抵抗値の大きなものが使用されている。さらにキャ
パシタ回路１４において、第１のキャパシタＣ１の両端
に、電圧保持のための第２のキャパシタＣＣ２と第３の
キャパシタＣＤ２が設けられると共に、抵抗Ｒ３と抵抗
Ｒ４の抵抗値が同じためにトランジスタＴＣ１２，ＴＤ
１２のベース端子に流入する電流は略同一となり、トラ
ンジスタＴＣ１２，ＴＤ１２のベース端子に流入する電
流によるキャパシタＣ１の両端間の電圧変動を抑止でき
る。
【００１１】差動増幅部２０は、トランジスタを用いた
差動回路に形成され、入力部１８より入力されたキャパ
シタ回路１４の入力端子ＳＳ１およびＳＳ２の電圧の
差、つまり第１のキャパシタＣ１間の電圧を検出して出
力する。検出された第１のキャパシタＣ１間の電圧は、
電圧出力部２２を経由して電圧ＣＨＯとして出力され
る。第１のキャパシタＣ１の両端間の電位差検出に際
し、差動回路を用い、かつその前段に１対のエミッタフ
ォロア回路を用いているため、キャパシタ回路１４の入
力端子ＳＳ１および入力端子ＳＳ２の電圧がリークによ
り、変動しても第１のキャパシタＣ１間の電圧を正確に
検出することができる。上述した構成を有するチャージ
ポンプ回路は、第１の駆動信号ＣＣおよび第１の駆動信
号ＤＤの駆動時間（パルス幅）の差を、電圧ＣＨＯとし
て出力できる。またチャージポンプ回路は、バイポーラ
型トランジスタを用いて実現できるため、ＩＣ化が容易
にでき、しかもＮＰＮ型トランジスタのみを使用するた
め高速動作が可能となる。以上、本発明の好適な実施例
について種々述べてきたが、本発明は上述の実施例に限
定されるのではなく発明の精神を逸脱しない範囲で多く
の改変を施し得るのはもちろんである
差動回路に形成され、入力部１８より入力されたキャパ
シタ回路１４の入力端子ＳＳ１およびＳＳ２の電圧の
差、つまり第１のキャパシタＣ１間の電圧を検出して出
力する。検出された第１のキャパシタＣ１間の電圧は、
電圧出力部２２を経由して電圧ＣＨＯとして出力され
る。第１のキャパシタＣ１の両端間の電位差検出に際
し、差動回路を用い、かつその前段に１対のエミッタフ
ォロア回路を用いているため、キャパシタ回路１４の入
力端子ＳＳ１および入力端子ＳＳ２の電圧がリークによ
り、変動しても第１のキャパシタＣ１間の電圧を正確に
検出することができる。上述した構成を有するチャージ
ポンプ回路は、第１の駆動信号ＣＣおよび第１の駆動信
号ＤＤの駆動時間（パルス幅）の差を、電圧ＣＨＯとし
て出力できる。またチャージポンプ回路は、バイポーラ
型トランジスタを用いて実現できるため、ＩＣ化が容易
にでき、しかもＮＰＮ型トランジスタのみを使用するた
め高速動作が可能となる。以上、本発明の好適な実施例
について種々述べてきたが、本発明は上述の実施例に限
定されるのではなく発明の精神を逸脱しない範囲で多く
の改変を施し得るのはもちろんである
【００１２】
【発明の効果】本発明に係るチャージポンプ回路を用い
ると、第１の駆動信号と第２の駆動信号を受けてキャパ
シタ回路にそれぞれ電流を出力する第１の給電回路と第
２の給電回路、およびキャパシタ回路にチャージされた
電圧を増幅して出力する差動増幅回路はバイポーラ型ト
ランジスタで構成でき、これによりチャージポンプ回路
全体を低コストにてＩＣ化することができ、高速動作が
可能となる。さらに、キャパシタ回路を、両端が第１の
給電回路と第２の給電回路に接続された第１のキャパシ
タと、第１のキャパシタの一端と基準電位との間に接続
された第２のキャパシタと、第１のキャパシタの他端と
基準電位との間に接続された第３のキャパシタとで構成
すると、第１の駆動信号と第２の駆動信号の駆動時間に
応じた電圧がチャージされる第１のキャパシタの両端電
圧は、差動増幅回路への電流のリークに対して第２およ
び第３のキャパシタにより保持され、電圧変動が抑止さ
れることで、チャージポンプ回路の精度を向上できると
いう著効を奏する。
ると、第１の駆動信号と第２の駆動信号を受けてキャパ
シタ回路にそれぞれ電流を出力する第１の給電回路と第
２の給電回路、およびキャパシタ回路にチャージされた
電圧を増幅して出力する差動増幅回路はバイポーラ型ト
ランジスタで構成でき、これによりチャージポンプ回路
全体を低コストにてＩＣ化することができ、高速動作が
可能となる。さらに、キャパシタ回路を、両端が第１の
給電回路と第２の給電回路に接続された第１のキャパシ
タと、第１のキャパシタの一端と基準電位との間に接続
された第２のキャパシタと、第１のキャパシタの他端と
基準電位との間に接続された第３のキャパシタとで構成
すると、第１の駆動信号と第２の駆動信号の駆動時間に
応じた電圧がチャージされる第１のキャパシタの両端電
圧は、差動増幅回路への電流のリークに対して第２およ
び第３のキャパシタにより保持され、電圧変動が抑止さ
れることで、チャージポンプ回路の精度を向上できると
いう著効を奏する。
【図１】本発明に係るチャージポンプ回路の実施例の接
続図である。
続図である。
【図２】従来のチャージポンプ回路の接続図である。
１０ 第１の給電回路 １２ 第２の給電回路 １４ キャパシタ回路 １６ 差動増幅回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 由夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 第１の駆動信号を受けて電流を出力する
第１の給電回路と、 前記第１の駆動信号と異相の第２の駆動信号を受けて電
流を出力する第２の給電回路と、 第１の給電回路と第２の給電回路を互いに並列に接続す
ると共に、第１の給電回路または第２の給電回路の出力
電流により電圧がチャージされるキャパシタ回路と、 該キャパシタ回路のチャージ電圧を所定の電圧まで増幅
する差動増幅回路とを具備し、 前記第１の給電回路、前記第２の給電回路、および前記
差動増幅回路はトランジスタを含み、前記トランジスタ
はバイポーラ型トランジスタであることを特徴とするチ
ャージポンプ回路。 - 【請求項２】 前記キャパシタ回路は、両端が第１の給
電回路と第２の給電回路に接続された第１のキャパシタ
と、 該第１のキャパシタの一端と基準電位との間に接続され
た第２のキャパシタと、 該第１のキャパシタの他端と基準電位との間に接続され
た第３のキャパシタとからなることを特徴とする請求項
１記載のチャージポンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179222A JP2944314B2 (ja) | 1992-06-12 | 1992-06-12 | チャージポンプ回路 |
| US08/223,320 US5382923A (en) | 1992-06-12 | 1994-04-05 | Charge-pump circuit for use in phase locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179222A JP2944314B2 (ja) | 1992-06-12 | 1992-06-12 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347544A true JPH05347544A (ja) | 1993-12-27 |
| JP2944314B2 JP2944314B2 (ja) | 1999-09-06 |
Family
ID=16062073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4179222A Expired - Fee Related JP2944314B2 (ja) | 1992-06-12 | 1992-06-12 | チャージポンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5382923A (ja) |
| JP (1) | JP2944314B2 (ja) |
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|---|---|---|---|---|
| FI97579C (fi) * | 1995-04-04 | 1997-01-10 | Nokia Telecommunications Oy | Vaihelukitun silmukan silmukkasuodatin |
| US5936468A (en) * | 1996-03-05 | 1999-08-10 | U.S. Philips Corporation | Operational amplifier having two differential amplifiers |
| US7082178B2 (en) * | 2001-12-14 | 2006-07-25 | Seiko Epson Corporation | Lock detector circuit for dejitter phase lock loop (PLL) |
| US6429734B1 (en) | 2001-12-19 | 2002-08-06 | Neoaxiom Corporation | Differential active loop filter for phase locked loop circuits |
| US6731145B1 (en) * | 2002-08-09 | 2004-05-04 | Rf Micro Devices, Inc. | Phase-locked loop having loop gain and frequency response calibration |
| US6894546B2 (en) * | 2002-10-30 | 2005-05-17 | Koninklijke Philips Electronics N.V. | Noise reduction for phase locked loop |
| US7132835B1 (en) | 2003-02-07 | 2006-11-07 | Pericom Semiconductor Corp. | PLL with built-in filter-capacitor leakage-tester with current pump and comparator |
| US6927553B2 (en) * | 2003-09-12 | 2005-08-09 | Liang-Jui Chen | Phase-locked battery charge system |
| TWI440280B (zh) * | 2010-11-23 | 2014-06-01 | Univ Nat Changhua Education | Automatic tracking of the best charging frequency of the chord battery charger |
| CN102130666B (zh) * | 2011-05-03 | 2014-04-16 | 四川和芯微电子股份有限公司 | 占空比调节电路及方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4959618A (en) * | 1989-02-16 | 1990-09-25 | Vtc Incorporated | Differential charge pump for a phase locked loop |
-
1992
- 1992-06-12 JP JP4179222A patent/JP2944314B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-05 US US08/223,320 patent/US5382923A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944314B2 (ja) | 1999-09-06 |
| US5382923A (en) | 1995-01-17 |
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Legal Events
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|---|---|---|---|
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