CN1305074C - 随机存取存储装置及其驱动方法 - Google Patents

Abstract

本发明提供一种随机存取存储装置，包括多个存储单元、一字符线、一金属板连接线、多个位线、彼此同向的一第一全局金属板连接线及一第二全局金属板连接线、一第一切换电路以及一第二切换电路。字符线、金属板连接线及位线分别耦合至所述存储单元，第一全局金属板连接线依据字符线的电位将金属板连接线的一端耦合至第一全局金属板连接线，第二切换电路依据第二全局金属板连接线的电位将金属板连接线的一端耦合至一参考电位。

Description

随机存取存储装置 及其驱动方法

                         技术领域

本发明关于一种随机存取存储装置及其驱动方法，特别关于一种具有一金属板连接线(plate line)的非易失性铁电性(ferroelectric)随机存取存储装置及其驱动方法。

                         背景技术

依据美国专利第5,751,626号“FERROELECTRIC MEMORY USINGFERROELECTRIC REFERENCE CELLS”所公开的技术内容得知，铁电性随机存取存储装置利用一铁电性电容(ferroelectric capacitor)来储存电荷。一般而言，每一存储单元(memory cell)能够依据每一铁电性电容所储存的电荷极性(electrical polarization)来存储一个逻辑状态，而铁电性电容具有二金属板以及一介于金属板的间的介电层，铁电性电容的金属板由铁电性物质所构成，例如钛锆酸铅(PZT)，因此，当提供一电位给铁电性电容的金属板时，金属板中的铁电性物质会被极化而顺着电场的方向。其中，铁电性电容的一金属板经由一存取晶体管(access transistor)与位线(bitline)耦合，而铁电性电容的另一金属板与一金属板连接线耦合。

如上所述，由于铁电性电容的极性切换只需要约十亿分的一秒，所以可编程(programming)铁电性随机存取存储装置所需的时间会小于可编程其他非易失性存储器所需的时间，例如可擦除可编程只读存储器(EPROM)、或电可擦除可编程只读存储器(EEPROM)、或闪速电子可擦除可编程只读存储器(flash EEPROM)。

在公知的铁电性随机存取存储装置中，由于必须提供一电位差至铁电性电容的金属板间，以便分别从存储装置的存储单元中读取数据或写入数据至存储装置的存储单元中，因此，铁电性随机存取存储装置的一解码器会同时选择并驱动一组字符线与金属板连接线。如上所述，因为存储装置的存储单元的密度越来越高，所以存储单元的铁电性电容还随的增加，然而，每一铁电性电容耦合至金属板连接线，而耦合过多的铁电性电容将造成金属板连接线的RC延迟(RC delay)，进而降低存储装置的存取速度。

为解决上述的RC延迟的问题，可以利用金属板连接线分段(segmentedplate line)的结构(structure)来设计存储装置中的金属板连接线，而金属板连接线分段的结构不但可以减少转换金属板连接线所需的时间，而且还可以减少所消耗的电量。

如上所述，当执行存取动作时，未被解码器所选择的金属板连接线段(plate line segment)乃处于浮置的状态，因此，被解码器所选择的金属板连接线段与位线会电耦合上述的浮置的金属板连接线段，进而对上述的浮置的金属板连接线段造成周边干扰(peripheral noise)以及信号耦合。如上所述，由于受到被解码器所选择的金属板连接线段的影响，而在数据存取过程中，未被解码器所选择的金属板连接线段所耦合的铁电性电容的极性方向可能会被改变，进而损毁储存于未被解码器所选择的金属板连接线段所耦合的铁电性电容中的数据。

参照图1所示，为解决上述问题，可以于金属板连接线段PLi(i＝0～n)一端设置一简单的衰竭电路(pull down circuit)10。如图1中虚线圆圈所示，上述的衰竭电路10包括一PMOS晶体管101、一第一NMOS晶体管102、以及一第二NMOS晶体管103。利用与金属板连接线PL0一端电连接的衰竭电路10为例进行说明，PMOS晶体管101的源/漏极与第一NMOS晶体管102的源/漏极电连接，PMOS晶体管101与第一NMOS晶体管102的栅极电连接至一字符线WL0，PMOS晶体管101的另一源/漏极电连接至一电压源VDD，第一NMOS晶体管102的另一源/漏极电连接至一接地端GND，第二NMOS晶体管103的栅极电连接至PMOS晶体管101与第一NMOS晶体管102的间，第二NMOS晶体管103的二源/漏极分别电连接至金属板连接线PL0一端以及接地端GND。另外，金属板连接线PL0另一端是通过一NMOS晶体管104与全局金属板连接线GPL电连接，NMOS晶体管104的栅极电连接至字符线WL0。需注意，有关于如图1所示的电路的详细内容可以参考IEEE JSSC“A3.3V，4Mb Nonovlatile Ferroelectric RAM with Selectively DrivenDouble-Pulsed Plate Read/Write”，故此不再阐述。

如上所述，当未进行数据存取时，所有的字符线WLi(I＝0～n)与金属板连接线PLi皆为低电位；而当进行数据存取时，字符线WL0升为高电位并将NMOS晶体管104导通，所以全局金属板连接线GPL能够驱动金属板连接线PL0。在如图1所示的电路中，由于字符线WLi必须负责驱动衰竭电路10，所以会增加字符线WLi的负载量(loading)，而衰竭电路10的设置会增加电路的面积。

另外，美国第6201727号专利还公开另一种电路结构以解决前述的问题，请参照图2所示，每一金属板连接线段PLSi(i＝0～n)的一端通过一NMOS晶体管24分别与相对应的字符线WLi电连接，而每一金属板连接线段PLSi的另一端通过一NMOS晶体管26分别接地，NMOS晶体管24与NMOS晶体管26分别通过切换控制信号SEL与切换控制信号PRCHG来控制其导通与不导通。有关于如图2所示的电路的详细内容可以参考美国第6201727号专利“Nonvolatile Access Memory Device with Segmented Plate Line Schemeand A Method for Driving A Plate Line Segment”，故此不再阐述。

如上所述，所有控制信号的时序图如图3所示，首先，当未进行数据存取时，由于切换控制信号PRCHG为高电位，所以NMOS晶体管26会被导通并将金属板连接线段PLSi接地；而当进行数据存取时，切换控制信号SEL的电位会升高而且字符线WLi会被接入，接着，金属板连接线段PLSi会被字符线WLi所驱动，因此，字符线WLi与金属板连接线段PLSi的负载量会升高，以至于字符线WLi与金属板连接线段PLSi的电位无法快速地上升(ramp up)，进而限制了存储装置的数据存取的速度。

综上所述，如图1所示，由于金属板连接线的衰竭电路会占据相当的面积，以至于增加了电路的面积，另外，如图2所示，由于金属板连接线由字符线所驱动，以至于字符线与金属板连接线的电位无法快速地上升，进而降低了存储装置的存取速度。因此，如何提供一种能够减少电路布局的面积，并能够将字符线与金属板连接线的电位快速上升的铁电性随机存取存储装置，是当前的一大课题。

                        发明内容

针对上述问题，本发明的目的为提供一种减少衰竭电路所占据的面积以减少电路布局的面积的随机存取存储器。

本发明的另一目的为提供一种能够快速提升将字符线与金属板连接线的电位的铁电性随机存取存储装置。

为达上述目的，依本发明的随机存取存储装置包括多个存储单元、一字符线、一金属板连接线、多个位线、彼此同向的一第一全局金属板连接线(first global plate line)和一第二全局金属板连接线、一第一切换电路(first switch circuit)以及一第二切换电路。在本发明中，字符线、金属板连接线及位线分别耦合至所述存储单元，第一全局金属板连接线依据字符线的电位将金属板连接线的一端耦合至第一全局金属板连接线，第二切换电路依据第二全局金属板连接线的电位将金属板连接线的一端耦合至一参考电位。

另外，在依本发明的另一实施例中，随机存取存储装置包括一存储单元阵列、多个字符线以及一行解码器(row decoder)，其中，存储单元阵列包括多个存储区(memory block)，所述字符线分别耦合至所述存储区，行解码器用以选择所述字符线其中之一。在本发明中，存储区包括多个存储单元、多个金属板连接线段、多个位线、一第一全局金属板连接线、一第二全局金属板连接线、一区域金属板连接线解码器(local plate linedecoder)、多个第一切换电路以及多个第二切换电路。如上所述，所述字符线、金属板连接线段及位线分别耦合至所述存储单元，其中所述存储单元分别位于相对应的字符线与位线的交会处，区域金属板连接线解码器用以接入/去除第一全局金属板连接线与第二全局金属板连接线，所述第一切换电路分别依据各字符线的电位将各金属板连接线段的一端耦合至各第一全局金属板连接线，而所述第二切换电路分别依据各第二全局金属板连接线的电位将各金属板连接线段的一端耦合至一参考电位。

本发明还提供一种上述随机存取存储装置的驱动方法，其包括去除(deactivate)字符线的电位来断开(switch off)第一切换电路以断路(decouple)金属板连接线与第一全局金属板连接线、接入(activate)第二全局金属板连接线的电位来接通(switch on)第二切换电路以充电(charge)金属板连接线至参考电位、去除第二全局金属板连接线的电位来断开第二切换电路以断路金属板连接线与参考电位、接入字符线的电位来接通第一切换电路以耦合金属板连接线与第一全局金属连接线、以及接入第一全局金属板连接线以提供一金属板连接线电位给金属板连接线。

如上所述，由于依本发明的随机存取存储装置仅利用二切换电路来控制金属板连接线的充电与放电，所以能够减少电路布局的面积；另外，由于依本发明的随机存取存储装置利用第一全局金属板连接线来充电金属板连接线，所以能够减轻字符线的负载量，进而使得字符线与金属板连接线的电位能够快速地上升。

                         附图说明

图1为一示意图，显示一公知随机存取存储装置的电路结构。

图2为一示意图，显示另一公知随机存取存储装置的电路结构。

图3为一示意图，显示如图2所示的电路结构中所有控制信号的时序图。

图4为一示意图，显示依本发明较佳实施例的随机存取存储装置的电路结构。

图5为一示意图，显示如图4所示的电路结构中所有控制信号的时序图。

图6为一示意图，显示依本发明较佳实施例的随机存取存储装置驱动方法。

附图符号说明

10 衰竭电路

101 PMOS晶体管

102 第一NMOS晶体管

103 第二NMOS晶体管

104 NMOS晶体管

24 NMOS晶体管

26 NMOS晶体管

30 存取晶体管

300a～300b 存储区

32 铁电性电容

34 第一切换电路

36 第二切换电路

38 区域金属板连接线解码器

40 行解码器

42 检测放大器/列解码器

601～606 随机存取存储装置驱动方法的流程

BLj 位线

BLj 参考位线

FGPL 第一全局金属板连接线

GND 接地端

GPL 全局金属板连接线

PLi 金属板连接线

PLSi 金属板连接线段

PRCHG 切换控制信号

SAE 检测放大信号

SEL 切换控制信号

SGPL 第二全局金属板连接线

VDD 电压源

WLi 字符线

                       具体实施方式

以下将参照相关附图，说明依本发明较佳实施例的随机存取存储装置，其中相同的元件将以相同的参照符号加以说明。

请参照图4所示，依本发明较佳实施例的随机存取存储装置包括一存储单元阵列、多个字符线WLi(i＝0～n)以及一行解码器(row decoder)40。在本实施例中，存储单元阵列可以分为多个存储区(memory block)300a～300b，而存储区300a～300b分别包括多个存储单元，各字符线WLi分别耦合至存储区300a～300b中的存储单元，行解码器40用以选择并接入(activate)字符线WLi其中之一。

如图4所示，以存储区300a为例，其包括多个存储单元、多个金属板连接线段PLSi、多个位线BLj(j＝0～m)、彼此同向的一第一全局金属板连接线FGPL和一第二全局金属板连接线SGPL、一区域金属板连接线解码器38、多个第一切换电路34以及多个第二切换电路36。在本实施例中，每一存储单元包括一存取晶体管30以及一铁电性电容32，而且字符线WLi、金属板连接线段PLSi与位线BLj分别耦合至所述存储单元。更详细地说，字符线WLi分别耦合至各存取晶体管30的栅极，金属板连接线段PLSi分别耦合至各铁电性电容32的一第一金属板(图中未显示)，位线BLj分别耦合至各存取晶体管30的源/漏极，并通过各存取晶体管30分别与各铁电性电容32的一第二金属板(图中未显示)电耦合。如图所示，字符线WLi的方向与位线BLj的方向为互相垂直，而所述存储单元分别位于相对应的字符线WLi与位线BLi的交会处。另外，依本发明较佳实施例的随机存取存储装置更包括一检测放大器/列解码器(sense amplifier/column decoder)42，其解码位线BLj并检测所述存储单元经由位线BLj输出的信号。

区域金属板连接线解码器38用来接入/去除第一全局金属板连接线FGPL与第二全局金属板连接线SGPL。需注意，依本发明较佳实施例的随机存取存储装置可以还包括一全局金属板连接线GPL，其分别耦合至存储区300a～300b的区域金属板连接线解码器38，以便提供给接入/去除第一全局金属板连接线FGPL与第二全局金属板连接线SGPL所需的电位。

第一切换电路34可以是一NMOS晶体管，而第一切换电路34的栅极耦合至相对应的字符线WLi以便接收字符线WLi的电位，第一切换电路34的二源/漏极分别耦合至第一全局金属板连接线FGPL与相对应的金属板连接线PLSi。因此，字符线WLi用以控制相对应的第一切换电路34的导通，而第一全局金属板连接线FGPL乃用以驱动相对应的金属板连接线段PLSi。换言的，字符线WLi只负责充电所述存取晶体管30，所以字符线WLi的负载量能够有效地降低。

第二切换电路36还可以是一NMOS晶体管，而第二切换电路36的栅极耦合至第二全局金属板连接线SGPL，第二切换电路36的二源/漏极分别耦合至相对应的金属板连接线段PLSi与一参考电压。因此，第二全局金属板连接线SGPL用以控制相对应的第二切换电路36的导通，而当第二切换电路36导通时，金属板连接线段PLSi会被放电至参考电压。在本实施例中，参考电压为一接地端GND。

为使本发明的内容更容易理解，以下将举一实例，以说明依本发明较佳实施例的随机存取存储装置驱动方法的流程。

在本实施例中，依本发明较佳实施例的随机存取存储装置可以由金属板连接线PL、或位线BL等所驱动。以金属板连接线PL驱动为例，如图5所示，当驱动本发明较佳实施例的随机存取存储装置时，字符线WLi、彼此同向的第一全局金属板连接线FGPL和第二全局金属板连接线SGPL、金属板连接线段PLi、检测放大器(sense amplifier)接入、位线BLj以及参考位线BLj的电位会依据所欲读取数据的存储单元的地址分别输出控制信号。

请参照图6所示，步骤601至步骤603为本发明较佳实施例的随机存取存储装置在进行数据存取操作的前的处理程序。

首先，步骤601去除(deactivate)字符线WLi的电位来断开(switch off)第一切换电路34，因此，金属板连接线段PLSi与第一全局金属板连接线FGPL便形成断路(decouple)。如图5所示，字符线WL0的电位于开始操作程序时为低电平，其输入至与金属板连接线段PLS0相耦合的第一切换电路34的栅极，因此，第一切换电路34的二源/漏极无法导通，所以，第一全局金属板连接线FGPL与金属板连接线段PLS0为断路。

在步骤602中，第二全局金属板连接线SGPL的电位被接入(activate)，以便接通(switch on)第二切换电路36，所以金属板连接线段PLSi会被充电至参考电位。在本实施例中，第二全局金属板连接线SGPL的电位为高电平，其输入至与金属板连接线段PLS0相耦合的第二切换电路36的栅极，因此，第二切换电路36的二源/漏极能够被导通，进而将金属板连接线段PLS0与接地端GND耦合，还即是，金属板连接线段PLS0的电位能够被移除。

步骤603去除第二全局金属板连接线SGPL的电位来断开第二切换电路36，以便断路金属板连接线段PLSi与参考电位。在本实施例中，第二全局金属板连接线SGPL的电位由高电平转变为低电平，所以第二切换电路36的二源/漏极无法导通，因此，与金属板连接线段PLS0与接地端GND会形成断路。

请再参照图6所示，步骤604至步骤606为本发明较佳实施例的随机存取存储装置在进行数据存取操作的处理程序。

在步骤604中，字符线WLi的电位被接入来接通第一切换电路34，以便耦合金属板连接线段PLSi与第一全局金属连接线FGPL。更详细地说，行解码器40会解码所接收的地址信号(address signal)，然后选择所欲存取的存储单元的字符线，例如字符线WL0，并充电字符线WL0至高电平，因此，在依本发明较佳实施例的随机存取存储装置中，字符线WL0能够同时驱动与字符线WL0相对应的存取晶体管30以及第一切换电路34的栅极，进而导通与字符线WL0相对应的存取晶体管30以及第一切换电路34，因此，金属板连接线段PLSi会与第一全局金属板连接线FGPL耦合。

如上所述，步骤605接入第一全局金属板连接线FGPL，以便金属板连接线段PLSi具有一金属板连接线电位。在本实施例中，第一全局金属板连接线FGPL的电位由低电平升高为高电平，而且第一切换电路34被导通以至于金属板连接线段PLSi与第一全局金属连接线FGPL耦合，所以金属板连接线段PLS0会被充电至高电平，换言的，金属板连接线段PLS0能够具有一高电平的金属板连接线电位。

在步骤606中，检测放大器/列解码器42会依据所接收的地址信号起动，此时，金属板连接线段PLSi能够驱使位线BLi与参考位线BLj其中之一至一较高电位，而驱动另一个至一较低电位，例如，金属板连接线段PLS0能够驱使位线BL0与参考位线BL0分别至一较高电位与一较低电位，如图5所示，因此，检测放大器/列解码器42能够依据检测放大信号SAE的控制来存取相对应的存储单元。

需注意，上述的随机存取存储装置驱动方法仅为举例性，其中各步骤的先后顺序并非绝对，本领域的技术人员能够依据前述的随机存取存储装置的结构来执行数据的存取动作。以图5为例，虽然第一全局金属连接线FGPL的电位的上升与第二全局金属连接线SGPL的电位的下降分别在步骤602与步骤603中进行，可以同时执行的。

另外，前述的电路结构仅为本发明的一较佳实施例，依本发明另一较佳实施例的随机存取存储装置可以包括多个存储单元、一字符线、一金属板连接线、多个位线、彼此同向的一第一全局金属板连接线和一第二全局金属板连接线、一第一切换电路以及一第二切换电路。在本实施例中，字符线、金属板连接线与位线分别耦合至存储单元，第一切换电路依据字符线的电位将金属板连接线的一端耦合至第一全局金属板连接线，第二切换电路依据第二全局金属板连接线的电位将金属板连接线的一端耦合至一参考电位。

以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其进行的等效修改或变更，均应包含于后附的权利要求中。

Claims (19)

1.一种随机存取存储装置，包含：

多个存储单元；

一字符线，其耦合至所述存储单元；

一金属板连接线，其耦合至所述存储单元；

多个位线，其分别耦合至所述存储单元；

彼此同向的一第一全局金属板连接线和一第二全局金属板连接线；

一第一切换电路，其依据该字符线的电位将该金属板连接线的一端耦合至该第一全局金属板连接线；以及

一第二切换电路，其依据该第二全局金属板连接线的电位将该金属板连接线的一端耦合至一参考电位。

2.如权利要求1所述的随机存取存储装置，其中该存储单元包含：

一存取晶体管，其具有一栅极以及一铁电性电容，该栅极耦合至该字符线，该铁电性电容具有一第一金属板以及一第二金属板，该第一金属板经由该存取晶体管与相对应的该位线耦合，该第二金属板电耦合至该金属板连接线。

3.如权利要求1所述的随机存取存储装置，其中该第一切换电路包含一第一NMOS晶体管，其栅极耦合至该字符线，以便接收该字符线的电位。

4.如权利要求1所述的随机存取存储装置，其中该第二切换电路包含一第二NMOS晶体管，其栅极耦合至该第二全局金属板连接线，以便接收该第二全局金属板连接线的电位。

5.如权利要求1所述的随机存取存储装置，其中该参考电位是一接地端。

6.如权利要求1所述的随机存取存储装置，其是铁电性随机存取存储器。

7.一种随机存取存储装置，包含：

一存储单元阵列，其包含多个存储区；

多个字符线，所述字符线分别耦合至所述存储区；以及

一行解码器，用以选择所述字符线其中之一，

其中，该存储区包含：

多个存储单元，所述字符线分别耦合至所述存储单元；

多个金属板连接线段，其分别耦合至所述存储单元；

多个位线，其分别耦合至所述存储单元，其中所述存储单元分别位于相对应的所述字符线与所述位线的交会处；

彼此同向的一第一全局金属板连接线和一第二全局金属板连接线；

一区域金属板连接线解码器，用以接入/去除该第一全局金属板连接线与该第二全局金属板连接线；

多个第一切换电路，其分别依据各所述字符线的电位将各所述金属板连接线段的一端耦合至各所述第一全局金属板连接线；以及

多个第二切换电路，其分别依据各所述第二全局金属板连接线的电位将各所述金属板连接线段的一端耦合至一参考电位。

8.如权利要求7所述的随机存取存储装置，其中各所述存储单元包含：

一存取晶体管，其具有一栅极以及一铁电性电容，该栅极耦合至该字符线，该铁电性电容具有一第一金属板以及一第二金属板，该第一金属板经由该存取晶体管与相对应的该位线耦合，该第二金属板电耦合至该金属板连接线。

9.如权利要求7所述的随机存取存储装置，其中各所述第一切换电路分别包含一第一NMOS晶体管，其栅极耦合至相对应的该字符线，以便接收该字符线的电位。

10.如权利要求7所述的随机存取存储装置，其中各所述第二切换电路分别包含一第二NMOS晶体管，其栅极耦合至该第二全局金属板连接线，以便接收该第二全局金属板连接线的电位。

11.如权利要求7所述的随机存取存储装置，其中参考电位是一接地端。

12.如权利要求7所述的随机存取存储装置，其是铁电性随机存取存储器。

13.一种随机存取存储装置的驱动方法，该随机存取存储器装置具有一存储单元阵列、一字符线、一金属板连接线、多个位线、彼此同向的一第一全局金属板连接线和一第二全局金属板连接线、一第一切换电路、以及一第二切换电路，该存储单元阵列包含多个存储单元，该字符线耦合至所述存储单元，该金属板连接线耦合至所述存储单元，所述位线分别耦合至所述存储单元，该第一切换电路依据该字符线的电位将该金属板连接线的一端耦合至该第一全局金属板连接线，该第二切换电路依据该第二全局金属板连接线的电位将该金属板连接线的一端耦合至一参考电位，该随机存取存储装置驱动方法包含：

去除该字符线的电位来断开该第一切换电路，以便断路该金属板连接线与该第一全局金属板连接线；

接入该第二全局金属板连接线的电位来接通该第二切换电路，以便充电该金属板连接线至该参考电位；

去除该第二全局金属板连接线的电位来断开该第二切换电路，以便断路该金属板连接线与该参考电位；

接入该字符线的电位来接通该第一切换电路，以便耦合该金属板连接线与该第一全局金属连接线；以及

接入该第一全局金属板连接线，以便该金属板连接线具有一金属板连接线电位。

14.如权利要求13所述的随机存储装置的驱动方法，更包含：

驱动所述位线其中之一，以便存取相对应的该存储单元。

15.如权利要求13所述的随机存储装置的驱动方法，其中该参考电位是一接地端。

16.如权利要求13所述的随机存取存储装置的驱动方法，其中该存储单元包含：

一存取晶体管，其具有一栅极以及一铁电性电容，该栅极耦合至该字符线，该铁电性电容具有一第一金属板以及一第二金属板，该第一金属板经由该存取晶体管与相对应的该位线耦合，该第二金属板电耦合至该金属板连接线。

17.如权利要求13所述的随机存取存储装置的驱动方法，其中该第一切换电路包含一第一NMOS晶体管，其栅极耦合至该字符线，以便接收该字符线的电位。

18.如权利要求13所述的随机存取存储装置的驱动方法，其中该第二切换电路包含一第二NMOS晶体管，其栅极耦合至该第二全局金属板连接线，以便接收该第二全局金属板连接线的电位。

19.如权利要求13所述的随机存取存储装置的驱动方法，其中该随机存取存储装置是一铁电性随机存取存储器。

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