JP2002008395A - 強誘電体記憶装置及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体記憶装置の書き換え回数などの信頼
性評価を短期間で終了すると共に、強誘電体メモリセル
の一括書き込み動作をする場合にセルプレート駆動信号
用のドライバをチップ外部に配置できる構成として小型
化を図る。 【解決手段】 強誘電体メモリセルＭＣ１１〜ＭＣ１２
ｍの信頼性評価時には、外部入力端子１Ｂから、繰り返
し電圧値が変化する評価用セルプレート駆動信号ＥＣＰ
が与えられると共に、制御回路１９から全メモリセル一
括書き込みイネーブル信号ＸＡＬＬＷ１が出力されて各
スイッチ回路１Ａ１〜１Ａｎが開き、前記評価用セルプ
レート駆動信号ＥＣＰが全ての強誘電体メモリセルのセ
ルプレート電極ＳＰに与えられる。この駆動信号ＥＣＰ
により、通常書き込み動作と同等のストレスを強誘電体
メモリセルのセルプレート電極に繰り返し印加して、信
頼性評価及び検査を実施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体記憶装置及
びそのテスト方法に関し、特に、信頼性評価及び検査の
時間を短縮することができるするものである。

【０００２】

【従来の技術】半導体記憶装置は、その内部に形成され
たキャパシタに電荷を蓄積する。そのキャパシタでの電
荷の有無によって半導体記憶装置にデータを記憶してお
く、いわゆるダイナミック方式メモリ（以下、ＤＲＡＭ
と呼ぶ）が主に用いられている。この半導体記憶装置の
キャパシタには、従来、シリコン酸化膜が絶縁膜として
用いられている。

【０００３】近年、強誘電体材料をこのキャパシタの絶
縁膜に用いることにより、記憶データの不揮発性を実現
しようとする半導体記憶装置が提案されている。この強
誘電体材料をキャパシタの絶縁膜に用いてメモリセルを
構成した強誘電体記憶装置の仕様に対して、メモリ容量
が１Ｍビット以上、書き換え回数が１０の１２乗回（１
０¹²）から１０の１５乗回（１０¹⁵）へと、大容量化と
高信頼性化とが特に要求されている。そのため、大容量
メモリの書き換え回数を保証するための信頼性評価及び
検査の手法が重要となってきている。

【０００４】従来の強誘電体記憶装置では、全強誘電体
メモリセルに対してデータを一括して書き込み動作する
ことにより、その信頼性評価及び検査の時間を短縮して
いた。以下、従来の強誘電体記憶装置の構成を説明す
る。

【０００５】図５は従来の強誘電体記憶装置の回路構成
図であり、図６は従来の強誘電体記憶装置の動作タイミ
ングを示す図である。

【０００６】図５において、ＭＣ４１は第１の強誘電体
メモリセル、ＭＣ４２は第２の強誘電体メモリセル、Ｍ
Ｃ４２ｎ−１は第２ｎ−１の強誘電体メモリセル、ＭＣ
４２ｎは第２ｎの強誘電体メモリセルである。また、Ｍ
Ｃｍ１、ＭＣｍ２、ＭＣｍ２ｎ−１及びＭＣｍ２ｎも強
誘電体メモリセルであって、これら強誘電体メモリセル
は行方向に２ｎ個、列方向にｍ個配置されている。４１
１は第１のセンスアンプ、４１ｎは第ｎのセンスアンプ
であって、列方向にｎ個配置されている。４２１は第１
のビット線、４２２は第２のビット線、４２２ｎ−１は
第２ｎ−１のビット線、４２２ｎは第２ｎのビット線で
あって、これらビット線は列方向に２ｎ本配置されてい
る。

【０００７】前記各強誘電体メモリセルは同一構成であ
る。第１及び第２の強誘電体メモリセルＭＣ１１を例に
挙げて内部構成を説明すると、これらの強誘電体メモリ
セルＭＣ１１、ＭＣ１２は、各々、ＭＯＳトランジスタ
４３１、４３２と強誘電体のキャパシタ４５１、４５２
とを有する。

【０００８】また、図５において、４４１は第１のワー
ド線、４４ｍは第ｍのワード線であって、これらは行方
向にｍ本配置される。４６１は第１のセルプレート駆動
回路、４６ｍは第ｍのセルプレート駆動回路、４７１は
第１のロウデコーダ、４７ｍは第ｍのロウデコーダであ
って、これらは行方向に各々ｍ個配置される。４８１、
４８ｎは各々第１及び第ｎのビット線プリチャージ及び
ディスチャージ回路であって、列方向にｎ個配置され
る。４９は制御回路、ＸＡＬＬＷ４は前記制御回路４９
から出力される全メモリセル一括書き込みイネーブル信
号、ＣＰ４は前記制御回路４９から出力されるセルプレ
ート駆動信号、Ａ１、Ｂ１、Ｃ１、Ａｍ、Ｂｍ及びＣｍ
は各々ロウデコーダー４７１、４７ｍに出力されるアド
レス信号である。

【０００９】図５の従来の強誘電体記憶装置の回路構成
について説明すると、次の通りである。同図は、対にな
った２個の強誘電体メモリセルの各々に、記憶すべきデ
ータと、リファレンスデータとして前記記憶すべきデー
タの反転データとを格納して１ビットを構成する、合計
ｍ×ｎビットの強誘電体記憶装置である。

【００１０】第１のセンスアンプ４１１及びビット線プ
リチャージ及びディスチャージ回路４８１には、第１及
び第２のビット線４２１、４２２が接続される。この構
成は、第ｎ列目についても同様である。前記第１のビッ
ト線４２１には、第１列のｍ個のメモリセルＭＣ４１〜
ＭＣｍ１が接続され、第２のビット線４２２には、第２
列のメモリセルＭＣ４２〜ＭＣｍ２が接続される。第ｐ
列（ｐは２ｎ以下の自然数）も同様である。

【００１１】各ワード線４４１〜４４ｍには、同一行に
配置された２ｎ個の強誘電体メモリセルのＭＯＳトラン
ジスタ４３１、４３２…のゲートが接続される。同一行
の強誘電体メモリセルの強誘電体キャパシタ４５１、４
５２…は、同一行のセルプレート駆動回路の出力部に接
続される。図５の強誘電体記憶装置では、奇数列のビッ
ト線に接続されるｍ個の強誘電体メモリセルに記憶すべ
きデータが格納され、偶数列のビット線に接続されるｍ
個の強誘電体メモリセルにリファレンスデータ（反転デ
ータ）が格納される。

【００１２】図６（ａ）は従来の強誘電体記憶装置の通
常の書き込み動作時の動作タイミングを示し、同図
（ｂ）は従来の強誘電体記憶装置の全メモリセルを一括
に書き込む信頼性評価時の動作タイミングを示す。同図
において、ＢＬ４１、ＢＬ４２、ＢＬ４２ｎ−１及びＢ
Ｌ４２ｎは各々第１、第２、第２ｎ−１、第２ｎのビッ
ト線の電位である。ＳＡＮ４１、ＳＡＮ４ｎは各々第１
及び第ｎのセンスアンプ４１１、４１ｎの駆動信号、Ｂ
ＬＰ４１及びＢＬＰ４ｎは各々第１及び第ｎのビット線
プリチャージ及びディスチャージ回路４８１、４８ｎの
駆動信号、ＣＰ４は制御回路４９から出力されるセルプ
レート駆動信号、ＣＰ４１及びＣＰ４ｍは各々第１及び
第ｍのセルプレート駆動回路４６１、４６ｍの出力、Ｗ
Ｌ４１及びＷＬ４ｍは各々第１及び第ｍのワード線４４
１、４４ｍの電位、ＸＡＬＬＷ４は制御回路４９から出
力される全メモリセル一括書き込みイネーブル信号であ
る。

【００１３】以上のように構成された強誘電体記憶装置
について、以下、その通常のデータ書き込み動作と、強
誘電体メモリセルの信頼性評価時の動作とを、図５の回
路構成図及び図６の動作タイミングを用いながら説明す
る。

【００１４】先ず、通常の書き込み動作について図６
（ａ）を用いて説明する。例えば、記憶すべきデータを
格納する第１のメモリセルＭＣ４１に対して”Ｌ”デー
タを”Ｈ”データに、リファレンスデータを格納する第
２のメモリセルＭＣ４２に対して”Ｈ”データを”Ｌ”
データに書き換える動作を説明する。

【００１５】先ず、プリチャージ信号ＢＬＰ４１を図６
に記号（ａ）に示すタイミングで立ち下げて、第１のビ
ット線プリチャージ及びディスチャージ回路４８１によ
る第１及び第２のビット線４２１、４２２のプリチャー
ジ動作を停止する。その後、ワード線駆動信号ＷＬ４１
を立ち上げて、第１のワード線４４１を駆動すると共
に、制御回路４９からセルプレート駆動信号ＣＰ４を出
力すると、第１のセルプレート駆動回路４６１が動作
し、その出力部からセルプレート駆動信号ＣＰ４１が立
ち上がる。

【００１６】次に、制御回路４９からは、書き込みデー
タが第１及び第２のビット線に伝達された後、センスア
ンプ駆動信号ＳＡＮ４１を図６（ａ）に示すタイミング
で立ち上げると、第１のセンスアンプ４１１が駆動され
て、第１及び第２のビット線の電位は、図６（ａ）に示
すように電位差が拡大する。

【００１７】更に、制御回路４９及び第１のセルプレー
ト駆動回路４６１により、前記第１のセルプレート駆動
信号ＣＰ４、ＣＰ４１を立ち下げて、第２の強誘電体メ
モリセルＭＣ１２への”Ｌ”データの書き込みを終了す
る。すなわち、図６（ａ）における（１）の期間が”
Ｌ”データの書き込み時間となる。

【００１８】続いて、センスアンプ駆動信号ＳＡＮ４１
を立ち下げて、第１のセンスアンプ４１１の動作を停止
し、第１の強誘電体メモリセルＭＣ１１への”Ｈ”デー
タの書き込みを終了する。即ち、図６（ａ）の記号
（２）の期間が”Ｈ”データの書き込み時間となる。

【００１９】その後、プリチャージ信号ＢＬＰ４１を立
ち上げて、第１及び第２のビット線４２１、４２２をプ
リチャージレベル（グランド）にする。

【００２０】最後に、ワード線駆動信号ＷＬ４１を立ち
下げて、通常の書き込み動作を終了する。

【００２１】次に、信頼性評価時における全メモリセル
一括書き込み動作について、図６（ｂ）を用いて説明す
る。奇数列のデータ線に接続された強誘電体メモリセル
に記憶すべきデータを”Ｌ”データから”Ｈ”データ
に、偶数列のデータ線に接続された強誘電体メモリセル
のリファレンスデータを”Ｈ”データから”Ｌ”データ
に一括書き換えする場合を例示する。

【００２２】先ず、制御回路４９から、”Ｌ”レベルの
全メモリセル一括書き込みイネーブル信号ＸＡＬＬＷ４
が出力されると共に、プリチャージ信号ＢＬＰ４１〜Ｂ
ＬＰ４ｎが”Ｌ”レベルにされる。これにより、全ての
ビット線プリチャージ及びディスチャージ回路４８１〜
４８ｎのプリチャージ動作が停止すると共に、第１〜第
ｍのロウデコーダ４７１〜４７ｍにより、全てのワード
線ＷＬ４１〜ＷＬ４ｍが”Ｈ”レベルとなり、選択状態
となる。また、制御回路４９からセルプレート駆動信号
ＣＰ４が出力されると、全てのセルプレート駆動信号Ｃ
Ｐ４１〜ＣＰ４ｍが第１〜第ｍのセルプレート駆動回路
４７１〜４７ｍから立ち上がる。

【００２３】次に、制御回路４９から、書き込みデータ
が全てのビット線１２１〜１２２ｎに伝達された後、セ
ンスアンプ駆動信号ＳＡＮ１１〜ＳＡＮ４ｎを立ち上げ
て、第１〜第ｎのセンスアンプ４１１〜４１ｎを駆動す
ると、各対のビット線間の電位差は、同図（ｂ）に示す
ように拡大する。

【００２４】更に、制御回路４９及び各セルプレート駆
動回路４６１〜４６ｍにより、セルプレート駆動信号Ｃ
Ｐ４、ＣＰ４１〜ＣＰ４ｍを立ち下げて、”Ｌ”レベル
のリファレンスデータの書き込みを終了する。即ち、同
図（ｂ）における（１）の期間が”Ｌ”データの書き込
み時間となる。

【００２５】続いて、センスアンプ駆動信号ＳＡＮ１１
〜ＳＡＮ４ｎを立ち下げて、第１〜第ｎのセンスアンプ
４１１〜４１ｎの動作を停止すると、”Ｈ”レベルの記
憶すべきデータの書き込みが終了する。即ち、同図
（ｂ）の（２）の期間が”Ｈ”データの書き込み時間と
なる。

【００２６】その後、プリチャージ信号ＢＬＰ４１〜Ｂ
ＬＰ４ｎを立ち上げて、全てのビット線プリチャージ及
びディスチャージ回路４８１〜４８ｎのプリチャージ動
作を再開させて、全てのビット線１２１〜１２２ｎをプ
リチャージレベル（グランド電位）にして、全強誘電体
メモリセルの一括書き込み動作を終了する。

【００２７】以上の一連の動作は、図（ａ）に示すチッ
プイネーブル信号ＸＣＥの１周期（例えば１２０ｎｓ）
で行われ、１つのデータの書き換えがチップイネーブル
信号ＸＣＥの１周期毎に繰り返される。

【００２８】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では、強誘電体メモリセルの信頼性評価時に、
全強誘電体メモリセルへのデータ一括書き込み動作を実
施したとしても、書き換え回数を１０の１５乗回とした
場合の評価時間は、通常の書き込み動作時間を１２０ｎ
ｓとすると、１２０ｎｓ×１０の１５乗回＝３．８年と
いう長い期間を要する。実際には、複数のワード線を選
択し、それらに接続される全ての強誘電体メモリセルに
対してデータを一括に書き込む動作を複数回実施して、
全強誘電体メモリセルに対して書き込みを実施する手法
が用いられている。この手法の下では、具体的には、メ
モリ容量が２５６Ｋビットの強誘電体記憶装置におい
て、４Ｋビットの強誘電体メモリセルを一括に書き込む
動作を６４回実施している。従って、通常の書き込み時
間は１２０ｎｓであるものの、セルプレート駆動信号の
容量負荷の増加に伴う遅延により、書き込み時間は１５
０ｎｓとなるため、この場合の１０の１５乗回の繰り返
し回数の評価時間は、１５０ｎｓ×１０の１５乗回×６
４＝２４３．２年もかかるという欠点がある。

【００２９】また、（ｍ×ｎ）ビット構成の従来の強誘
電体記憶装置において、信頼性評価時に全強誘電体メモ
リセルにデータ一括に書き込む場合、全ての強誘電体キ
ャパシタの容量がセルプレート駆動信号ＣＰ４の負荷と
なる。すなわち、１ビット当たり０．３ｐＦの容量であ
るとして、前記セルプレート駆動信号ＣＰ４は（０．３
ｐＦ／ビット）×（ｍ×ｎ）の容量負荷を駆動しなけれ
ばならない。このため、第１〜第ｍのセルプレート駆動
信号ＣＰ４１〜ＣＰ４ｍを通常の書き込み動作と同じ時
間で立ち上げるには、通常のドライバーの（ｍ×ｎ）倍
のトランジスタサイズが必要となる。このサイズの大型
化は、メモリ容量の大容量化に伴い顕著になって、チッ
プ面積の増大を招く。

【００３０】本発明は前記従来の問題点を解決するもの
であり、その目的は、強誘電体記憶装置及びそのテスト
方法において、強誘電体メモリセルの信頼性評価時に
は、センスアンプなどを動作させる通常の書き込み動作
を行うことなく、通常の書き込み動作と同等のストレス
を強誘電体メモリセルに印加して、その信頼性評価及び
検査を従来に比して短時間で実施できるようにすること
にある。

【００３１】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、強誘電体メモリセルの信頼性評価時に
は、通常の書き込み動作用のセルプレート駆動回路を用
いることなく、強誘電体メモリセルのセルプレート電極
にセルプレート駆動信号を直接印加し、このセルプレー
ト駆動信号の電圧変化のみによって全強誘電体メモリセ
ルに対して一括してデータの書き換え動作を繰り返すこ
とができるようにする。

【００３２】すなわち、請求項１記載の発明の強誘電体
記憶装置は、強誘電体記憶素子を有する強誘電体メモリ
セルを備え、前記強誘電体記憶素子の２種の分極状態を
２種の記憶すべき論理値に対応させ、前記分極状態を保
持して不揮発性メモリを形成し、前記分極状態を検出す
ることにより、記憶した論理値を読み出す強誘電体記憶
装置であって、前記強誘電体メモリセルへの論理値の通
常書き込み動作時に、前記強誘電体メモリセルのセルプ
レート電極にセルプレート駆動信号を与えるセルプレー
ト駆動回路と、前記強誘電体メモリセルの信頼性評価時
に、前記強誘電体メモリセルのセルプレート電極に評価
用セルプレート駆動信号を与える評価回路とを備えたこ
とを特徴とする。

【００３３】請求項２記載の発明は、前記請求項１記載
の強誘電体記憶装置において、前記強誘電体メモリセル
は２個備えられ、前記２個の第１及び第２の強誘電体メ
モリセルは、各々、第１及び第２の電極を有する強誘電
体記憶素子と、前記強誘電体記憶素子の第１の電極にソ
ースが接続されるMOSトランジスタとを有し、前記強誘
電体記憶素子の第２の電極は前記セルプレート電極に接
続され、前記第１の強誘電体記憶素子のMOSトランジス
タのドレインには、第１のビット線が接続され、前記第
２の強誘電体記憶素子のMOSトランジスタのドレインに
は第２のビット線が接続され、前記第１及び第２のビッ
ト線にはセンスアンプが接続され、前記第１及び第２の
強誘電体記憶素子の両MOSトランジスタのゲートにはワ
ード線が接続されることを特徴とする。

【００３４】請求項３記載の発明は、前記請求項２記載
の強誘電体記憶装置において、行及び列に２ｎ×ｍ個
（ｍ、ｎは各々自然数）配置された強誘電体メモリセル
と、２ｎ列のビット線と、ｎ列のセンスアンプと、ｍ行
のワード線と、ｍ行のセルプレート駆動回路とを備え、
第２ｐ−１列目及び第２ｐ列目（ｐはｎ以下の自然数）
の前記ビット線に、各々、同一列のｍ個の強誘電体メモ
リセルが接続され、前記ｍ行のワード線に各々同一行の
２ｎ個の強誘電体メモリセルが接続され、前記ｍ行のセ
ルプレート駆動回路に各々同一行の２ｎ個の強誘電体メ
モリセルが接続されることを特徴とする。

【００３５】請求項４記載の発明は、前記請求項１、２
又は３記載の強誘電体記憶装置において、前記評価回路
は、前記強誘電体メモリセルの信頼性評価時に、前記強
誘電体メモリセルのセルプレート電極に前記評価用セル
プレート駆動信号を与えるスイッチ回路を有することを
特徴とする。

【００３６】請求項５記載の発明は、前記請求項４記載
の強誘電体記憶装置において、外部入力端子を有し、前
記評価回路のスイッチ回路は、前記外部入力端子に接続
され、前記外部入力端子に前記評価用セルプレート駆動
信号が与えられることを特徴とする。

【００３７】請求項６記載の発明は、前記請求項５記載
の強誘電体記憶装置において、前記評価回路は、前記強
誘電体メモリセルの信頼性評価時に、前記スイッチ回路
が前記外部入力端子を前記強誘電体メモリセルのセルプ
レート電極に接続すると共に、前記セルプレート駆動回
路の出力をハイインピーダンス状態にすることを特徴と
する。

【００３８】請求項７記載の発明は、前記請求項５記載
の強誘電体記憶装置において、前記評価回路は、前記強
誘電体メモリセルへの論理値の通常書き込み動作時に、
前記スイッチ回路が前記外部入力端子と前記強誘電体メ
モリセルのセルプレート電極との接続を遮断すると共
に、前記セルプレート駆動回路の出力端を前記強誘電体
メモリセルのセルプレート電極に接続することを特徴と
する。

【００３９】請求項８記載の発明は、前記請求項１、２
又は３記載の強誘電体記憶装置において、前記評価用セ
ルプレート駆動信号は、強誘電体記憶素子の分極状態を
一方の論理値から他方の論理値に反転するために必要な
電界以上の正の電圧と、強誘電体記憶素子の分極状態を
前記他方の論理値から前記一方の論理値に反転するため
に必要な電界以上の負の電圧とに交互に変化することを
繰り返し、且つこの正負の電圧の印加時間が前記強誘電
体キャパシタの分極状態を反転するために必要な時間以
上である信号であることを特徴とする。

【００４０】請求項９記載の発明は、前記請求項３記載
の強誘電体記憶装置において、前記ｍ行のワード線の各
々に対応して設けられ、対応するワード線を選択するロ
ウデコーダーを備え、前記評価回路のスイッチ回路は、
前記ロウデコーダー間の空き領域に配置されることを特
徴とする。

【００４１】請求項１０記載の発明は、前記請求項４記
載の強誘電体記憶装置において、前記評価回路のスイッ
チ回路は、Ｎチャネル型トランジスタとＰチャネル型ト
ランジスタとを並列接続して構成されることを特徴とす
る。

【００４２】請求項１１記載の発明は、前記請求項１、
２又は３記載の強誘電体記憶装置において、前記強誘電
体メモリセルは、信頼性評価用の強誘電体メモリセル
と、通常書き込み動作用の強誘電体メモリセルとに区分
され、前記評価回路は、強誘電体メモリセルの信頼性評
価時に、前記信頼性評価用の強誘電体メモリセルに対応
するセルプレート電極に評価用セルプレート駆動信号を
与えることを特徴としている。

【００４３】請求項１２記載の発明は、前記請求項、２
又は３記載の強誘電体記憶装置において、外部入力端子
を複数有し、前記各外部入力端子は、評価回路に備える
全てのスイッチ回路のうち所定のスイッチ回路に対応
し、前記各外部入力端子には、相互に振幅値の異なる評
価用セルプレート信号が与えられることを特徴としてい
る。

【００４４】請求項１３記載の発明の強誘電体記憶装置
のテスト方法は、強誘電体記憶素子を有する強誘電体メ
モリセルを備え、前記強誘電体記憶素子の２種の分極状
態を２種の記憶すべき論理値に対応させ、前記分極状態
を保持して不揮発性メモリを形成し、前記分極状態を検
出することにより、記憶した論理値を読み出す強誘電体
記憶装置のテスト方法であって、前記強誘電体メモリセ
ルの信頼性評価時に、前記強誘電体メモリセルへの論理
値の通常書き込み動作時に使用するセルプレート駆動回
路を動作させずに、別途、前記強誘電体メモリセルのセ
ルプレート電極に評価用セルプレート駆動信号を与え、
前記評価用セルプレート駆動信号の電圧値を変化させる
ことを特徴とする。

【００４５】請求項１４記載の発明は、前記請求項１３
記載の強誘電体記憶装置のテスト方法において、前記評
価用セルプレート駆動信号は、強誘電体記憶素子の分極
状態を一方の論理値から他方の論理値に反転するために
必要な電界以上の正の電圧と、強誘電体記憶素子の分極
状態を前記他方の論理値から前記一方の論理値に反転す
るために必要な電界以上の負の電圧とに交互に変化する
ことを繰り返し、且つこの正負の電圧の印加時間が前記
強誘電体キャパシタの分極状態を反転するために必要な
時間以上である信号であることを特徴とする。

【００４６】請求項１５記載の発明は、前記請求項１３
又は１４記載の強誘電体記憶装置のテスト方法におい
て、前記強誘電体メモリセルの信頼性評価時には、全て
の強誘電体メモリセルのうち通常書き込み動作用とは別
途に設けた信頼性評価用の強誘電体メモリセルのセルプ
レート電極に評価用セルプレート駆動信号を与え、前記
評価用セルプレート駆動信号の電圧値を変化させること
を特徴とする。

【００４７】以上により、請求項１ないし請求項１５記
載の発明の強誘電体記憶装置及びそのテスト方法では、
強誘電体メモリセルの信頼性評価時には、評価回路が強
誘電体メモリセルのセルプレート電極に評価用セルプレ
ート駆動信号を与える。従って、この評価用セルプレー
ト駆動信号の電圧値を繰り返し変更すると、強誘電体記
憶素子の前記セルプレート電極に接続された一方の電極
の電圧値が繰り返し変更されるので、強誘電体記憶素子
の他方の電極の電圧を所定電圧に固定すれば、強誘電体
メモリセルに”Ｌ”データと”Ｈ”データとが交互に書
き換えられる。ここに、従来のようにセンスアンプなど
を使用する通常の書き込み動作は行わないので、全ての
強誘電体メモリセルに対して、通常の書き込み動作と同
等のストレスを短時間に印加することができ、強誘電体
メモリセルの信頼性評価を短期間で終了させることがで
きる。

【００４８】また、請求項５記載の発明では、強誘電体
メモリセルの信頼性評価時には、外部入力端子に評価用
セルプレート駆動信号を与えると、この駆動信号が強誘
電体メモリセルのセルプレート電極に与えられる。従っ
て、この評価時に全ての強誘電体メモリセルにデータを
一括書き換えする場合に、全ての強誘電体キャパシタの
合計容量が評価用セルプレート駆動信号の負荷となって
も、この駆動信号のドライバをチップ外に配置して、従
来のようにチップ内の制御回路４９に配置する必要がな
いので、チップ面積の縮小が可能である。

【００４９】特に、請求項８及び請求項１４記載の発明
では、強誘電体メモリセルに対するデータの反転書き換
えを確実に且つ必要最小限の時間で行うことができるの
で、強誘電体メモリセルの容量が１Ｍビット以上で且つ
データ書き換え回数が１０の１５乗回程度の強誘電体記
憶装置の正しい信頼性評価及び検査を従来に比べて短期
間で終了することができる。

【００５０】また、請求項１１及び請求項１５記載の発
明では、強誘電体メモリセルの信頼性評価時には、信頼
性評価専用の強誘電体メモリセルに対してのみデータの
書き換え動作が行われる。従って、信頼性評価専用の強
誘電体メモリセルに対しては、通常のデータ書き換え時
に通常書き込み動作用の強誘電体メモリセルに印加する
ストレスを越えるストレスを印加して信頼性評価を行う
ことができるので、通常書き込み動作用の強誘電体メモ
リセルを劣化させることなく、書き換え回数などの信頼
性評価及び検査が可能である。

【００５１】更に、請求項１２記載の発明では、各外部
入力端子に与える評価用セルプレート信号の振幅値を相
互に異ならせれば、信頼性評価時には、所定個の強誘電
体メモリセル毎に、印加するストレスを異ならせること
ができ、複数の異なったストレスによる書き換え回数な
どの信頼性評価及び検査を同時に実施することが可能で
ある。

【００５２】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の実施の形態について図面を参照しながら説明する。

【００５３】図１は本発明の第１の実施の形態における
強誘電体記憶装置の回路構成図であり、図２は本発明の
第１の実施の形態における強誘電体記憶装置の動作タイ
ミングを示す図であり、更に、図３は本発明の第１の実
施の形態における強誘電体キャパシタのヒステリシス特
性を示す図である。

【００５４】図１の強誘電体記憶装置において、ＭＣ１
１は第１の強誘電体メモリセル、ＭＣ１２は第２の強誘
電体メモリセル、またＭＣ１２ｎ−１、ＭＣ１２ｎは各
々第２ｎ−１、第２ｎの強誘電体メモリセルであって、
これら強誘電体メモリセルは縦及び横に２ｎ×ｍ個
（ｎ、ｍは各々自然数）配置される。これらの強誘電体
メモリセルは２個の強誘電体メモリセル（ＭＣ１１、Ｍ
Ｃ１２）…（ＭＣ１２ｎ−１、ＭＣ１２ｎ）…（ＭＣｍ
１、ＭＣｍ２）…（ＭＣｍ２ｎ−１、ＭＣｍ２ｎ）同士
で対になり、その各対の強誘電体メモリセルに、記憶す
べきデータと、リファレンスデータとしての反転データ
とを格納して、１対の強誘電体メモリセルにより１ビッ
トを構成し、全体としてｍ×ｎビットを持つ。

【００５５】前記各強誘電体メモリセルＭＣ１１〜ＭＣ
１２ｎは同一構成を持つ。第１及び第２の強誘電体メモ
リセルＭＣ１１、ＭＣ１２を例に挙げてその構成を説明
する。第１及び第２の強誘電体メモリセルＭＣ１１、Ｍ
Ｃ１２は、強誘電体キャパシタ（強誘電体記憶素子）１
５１、１５２と、ＭＯＳトランジスタ１３１、１３２を
有する。各ＭＯＳトランジスタ１３１、１３２のソース
は対応する強誘電体キャパシタ１５１、１５２の第１の
電極に接続され、各強誘電体キャパシタ１５１、１５２
の第２の電極は共通してセルプレート電極ＳＰに接続さ
れる。

【００５６】また、１２１は第１のビット線、１２２は
第２のビット線、また１２２ｎ−１、１２２ｎは各々第
２ｎ−１、第２ｎのビット線であって、これらビット線
は列方向に２ｎ本備えられる。１１１は第１のセンスア
ンプ、１１ｎは第ｎのセンスアンプであって、これらセ
ンスアンプは列方向にｎ個備えられる。１８１は第１の
ビット線プリチャージ及びディスチャージ回路、１８ｎ
は第ｎのビット線プリチャージ及びディスチャージ回路
であって、これら回路も列方向にｎ個備えられる。更
に、１４１は第１のワード線、１４ｍは第ｍのワード線
であって、これらワード線は列方向にｍ本備えられる。
また、１７１は第１のロウデコーダー、１７ｍは第ｍの
ロウデコーダーであって、これらは行方向にｍ個備えら
れていて、各々、アドレス信号（Ａ１、Ｂ１及びＣ
１）、（Ａｍ、Ｂｍ及びＣｍ）を受けて動作する。１６
１は第１のセルプレート駆動回路、１６ｍは第ｍのセル
プレート駆動回路であって、これらは行方向にｍ個備え
られる。

【００５７】前記第１のビット線１２１には、第１列の
ｍ個の強誘電体メモリセルのＭＯＳトランジスタのドレ
インが接続され、第２のビット線１２２には、第２列の
ｍ個の強誘電体メモリセルのＭＯＳトランジスタのドレ
インが接続される。同様に、第２ｐ−１列目及び第２ｐ
列目（ｐはｎ以下の自然数）のビット線には、各々、同
一列のｍ個の強誘電体メモリセルのＭＯＳトランジスタ
のドレインが接続される。更に、前記第１及び第２のビ
ット線１２１、１２２には第１列のセンスアンプ１１１
及びビット線プリチャージ及びディスチャージ回路１８
１が接続される。この構成は、第２ｐ−１列目及び第２
ｐ列目のビット線についても同様である。前記各ロウデ
コーダー１７１〜１７ｍは同一行のワード線に接続され
る。

【００５８】更に、図１において、１９は制御回路であ
って、前記各センスアンプ１１１〜１１ｎに対してセン
スアンプ駆動信号ＳＡＮ１１〜ＳＡＮ１ｎを出力すると
共に、各ビット線プリチャージ及びディスチャージ回路
１８１〜１８ｎに対してビット線プリチャージ信号ＢＬ
Ｐ１１〜ＢＬＰ１ｎを出力する。また、前記制御回路１
９は、通常動作時に前記各セルプレート駆動回路１６１
〜１６ｎに対してセルプレート駆動信号ＣＰ１を出力す
ると共に、全メモリセル一括書き込みイネーブル信号Ｘ
ＡＬＬＷ１を出力する。このイネーブル信号ＸＡＬＬＷ
１は、通常動作時には”Ｈ”レベルに、強誘電体メモリ
セルの信頼性評価時には”Ｌ”レベルとなる。前記各ロ
ウデコーダー１７１〜１７ｎは、前記一括書き込みイネ
ーブル信号ＸＡＬＬＷ１の反転信号を受けて、強誘電体
メモリセルの信頼性評価時には、対応するワード線１４
１〜１４ｎを活性化する。

【００５９】前記各セルプレート駆動回路１６１〜１６
ｍの内部構成は同一である。第１のセルプレート駆動回
路１６１を例に挙げて説明すると、その内部には、ＡＮ
Ｄ回路１６１ａと、上下に直列接続された２個のＮチャ
ネル型トランジスタ１６ｂ、１６ｃと、インバータ１６
ｄとが備えられる。上側のＮチャネル型トランジスタ１
６ｂには前記制御回路１９からのセルプレート駆動信号
ＣＰ１が与えられ、ＡＮＤ回路１６ａには、第１のワー
ド線１４１の電圧と制御回路１９からの全メモリセル一
括書き込みイネーブル信号ＸＡＬＬＷ１とが与えられ
る。また、インバータ１６ｄには、第１のワード線１４
１の電圧が与えられ、インバータ１６ｄから出力される
反転信号は下側のＮチャネル型トランジスタ１６ｃに与
えられる。２個のトランジスタ１６ｂ、１６ｃの接続点
は、第１のセルプレート駆動回路１６１の出力部とな
る。従って、制御回路１９からの全メモリセル一括書き
込みイネーブル信号ＸＡＬＬＷ１が”Ｈ”レベルとなる
通常動作時には、第１のワード線１６１が駆動される
と、上側のＮチャネル型トランジスタ１６ｂがＯＮ、下
側のＮチャネル型トランジスタ１６ｃがＯＦＦとなっ
て、出力部からはセルプレート駆動信号ＣＰ１に等しい
セルプレート駆動信号ＣＰ４が強誘電体メモリセルＭＣ
４１〜ＭＣ４２ｎのセルプレート電極に与える一方、全
メモリセル一括書き込みイネーブル信号ＸＡＬＬＷ１
が”Ｌ”レベルとなる信頼性評価時には、上側のＮチャ
ネル型トランジスタ１６ｂが強制的にＯＦＦ、下側のＮ
チャネル型トランジスタ１６ｃが第１のワード線１６１
の駆動時にＯＦＦとなって、出力部がハイインピーダン
ス状態となる。

【００６０】また、図１において、１Ａ１は第１のスイ
ッチ回路、１Ａｍは第ｍのスイッチ回路であって、これ
らのスイッチ回路１Ａ１〜１Ａｍは、各々、Ｐチャネル
型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジス
タとの並列回路から成る。更に、１Ｂは外部入力端子で
あって、この入力端子１Ｂには、強誘電体メモリセルの
信頼性評価時に外部から所定振幅の（例えば６．６ｖと
０ｖとに変化する）評価用セルプレート駆動信号ＥＣＰ
が与えられる。

【００６１】前記第１のスイッチ回路１Ａ１は、その一
端が前記強誘電体メモリセルＭＣ１１〜ＭＣ１２ｎの各
２個の強誘電体キャパシタ１５１〜１５２ｎの第２の電
極、即ちセルプレート電極に接続され、その他端は前記
外部入力端子１Ｂに接続される。また、スイッチ回路１
Ａ１を構成するＰチャネル型トランジスタ１Ａ１ａのゲ
ートには、前記制御回路１９からの全メモリセル一括書
き込みイネーブル信号ＸＡＬＬＷ１が入力され、Ｎチャ
ネル型トランジスタ１Ａ１ｂのゲートには、前記全メモ
リセル一括書き込みイネーブル信号ＸＡＬＬＷ１の反転
信号が入力される。従って、スイッチ回路１Ａ１では、
強誘電体メモリセルの信頼性評価時には、”Ｌ”レベル
の全メモリセル一括書き込みイネーブル信号ＸＡＬＬＷ
１により、両トランジスタ１Ａ１ａ、１Ａ１ｂがＯＮと
なって、外部入力端子１Ｂからの評価用セルプレート駆
動信号ＥＣＰを強誘電体メモリセルＭＣ１１〜ＭＣ１２
ｎのセルプレート電極に与え、通常動作時には、”Ｈ”
レベルの全メモリセル一括書き込みイネーブル信号ＸＡ
ＬＬＷ１により、両トランジスタ１Ａ１ａ、１Ａ１ｂが
ＯＮとなって、外部入力端子１Ｂと各強誘電体メモリセ
ルＭＣ１１〜ＭＣ１２ｎのセルプレート電極との接続を
遮断する。

【００６２】前記各スイッチ回路１Ａ１〜１Ａｍは、ロ
ウデコーダ１７１〜１７ｍ間の空き領域に配置される。
従って、これらスイッチ回路１Ａ１〜１Ａｍの配置に伴
う面積の拡大は小さい。各スイッチ回路１Ａ１〜１Ａｍ
を１個のＮＭＯＳトランジスタのみで構成すれば、これ
らスイッチ回路自体を小型化できる。この場合には、外
部入力端子１Ｂに外部から与える評価用セルプレート信
号ＥＣＰの電圧値はこのＮＭＯＳトランジスタのしきい
値電圧分高く設定される。

【００６３】前記各スイッチ回路１Ａ１〜１Ａｍ及び前
記各セルプレート回路１６１〜１６ｎのＡＮＤ回路１６
１ａ〜１６ｍａにより、強誘電体メモリセルＭＣ１１〜
ＭＣ１２ｎの信頼性評価時に、これら強誘電体メモリセ
ルのセルプレート電極ＳＰに評価用セルプレート駆動信
号ＥＣＰを与える評価回路１００を構成している。

【００６４】図２（ａ）は本実施の形態における強誘電
体記憶装置の通常の書き込み動作時を示す動作タイミン
グを示し、同図（ｂ）は全強誘電体メモリセルを一括に
書き換え動作する信頼性評価時の動作タイミングを示
す。

【００６５】同図において、ＢＬ１１は第１のビット線
１２１の電位、ＢＬ１２は第２のビット線１２２の電
位、ＢＬ１２ｎ−１は第２ｎ−１のビット線１２２ｎ−
１の電位、ＢＬ１２ｎは第２ｎのビット線１２２ｎの電
位、ＳＡＮ１１は第１のセンスアンプ１１１の駆動信
号、ＳＡＮ１ｎは第ｎのセンスアンプ１１ｎの駆動信
号、ＢＬＰ１１は第１のビット線プリチャージ及びディ
スチャージ回路１８１の駆動信号、ＢＬＰ１ｎは第ｎの
ビット線プリチャージ及びディスチャージ回路１８ｎの
駆動信号、ＣＰ１はセルプレート駆動信号、ＣＰ１１は
第１のセルプレート駆動回路１６１の出力、ＣＰ１ｍは
第ｍのセルプレート駆動回路１６ｍの出力、ＷＬ１１は
第１のワード線１４１の電位、ＷＬ１ｍは第ｍのワード
線１４ｍの電位、ＸＡＬＬＷ１は全メモリセル一括書き
込みイネーブル信号である。

【００６６】図３において、横軸は強誘電体キャパシタ
にかかる電界を、縦軸はその時の分極電荷量を示してい
る。Ａ点は強誘電体キャパシタに”Ｈ”データが格納さ
れている場合の分極状態を、Ｂ点は強誘電体キャパシタ
に”Ｌ”データが格納されている場合の分極状態、Ｃ点
は分極状態を図３におけるＢ点からＡ点にするために必
要な電界、Ｄ点は分極状態を図３におけるＡ点からＢ点
にするために必要な電界を示している。

【００６７】以上のように構成された強誘電体記憶装置
について、以下、強誘電体メモリセルの信頼性評価時の
動作を図１の回路構成図、図２の動作タイミング、更
に、図３の強誘電体キャパシタのヒステリシス特性を示
す図を用いながら、説明する。

【００６８】通常の書き込み動作時については、前記従
来例における動作と同様であるのでその説明を省略し、
全強誘電体メモリセルを一括に書き換える動作につい
て、説明する。

【００６９】強誘電体メモリセルの信頼性評価時には、
全強誘電体メモリセルの一括書き込み動作が行われる。
この場合には、制御回路１９からは”Ｌ”レベルの全メ
モリセル一括書き込みイネーブル信号ＸＡＬＬＷ１が出
力される。

【００７０】これにより、第１〜第ｍのロウデコーダ１
７１〜１７ｍが全てのワード線ＷＬ１１〜ＷＬ１ｍを”
Ｈ”レベルとし、選択状態とする。また、全てのセルプ
レート駆動回路１６１〜１６ｍの出力部がハイインピー
ダンス状態になると共に、全てのスイッチ回路１Ａ１〜
１Ａｍがオンになる。外部入力端子１Ｂには、外部から
図２に示す評価用セルプレート駆動信号ＥＣＰが印加さ
れる。その結果、前記評価用セルプレート駆動信号ＥＣ
Ｐがスイッチ回路１Ａ１〜１Ａｍを通じて全ての強誘電
体メモリセルＭＣ１１〜ＭＣｍ２ｎのセルプレート電極
に印加されることになる。更に、全てのビット線プリチ
ャージ信号ＢＬＰ１〜ＢＬＰｍを”Ｈ”レベルに固定し
ておき、全てのビット線１２１〜１２２ｎを”Ｈ”レベ
ルに固定する。

【００７１】ここで、前記評価用セルプレート駆動信号
ＥＣＰ（クロック信号）は、その電圧値が図２に示す通
りに変化する。この電圧値の変化は次の事情に基づく。
即ち、強誘電体キャパシタに”Ｈ”データが格納されて
いる場合の分極状態は、図３におけるＡ点に、強誘電体
キャパシタに”Ｌ”データが格納されている場合の分極
状態は、図３におけるＢ点に位置する。前記”Ｈ”デー
タを”Ｌ”データに書き換えるためには、負の抗電界以
上に相当する電圧を印加し、前記”Ｌ”データを”Ｈ”
データに書き換えるためには、正の抗電界以上に相当す
る電圧を印加しなければならない。従って、外部から外
部入力端子１Ｂに与える評価用セルプレート駆動信号
（クロック信号）ＥＣＰは、図２に示すように、最大値
として抗電界以上に相当する正の電圧（６．６Ｖ）、最
小値として抗電界以上に相当する電圧（０Ｖ）、更に、
この各電圧の印加時間を通常の書き込み時間以上（図２
では通常の書き込み時間に等しい３５ｎｓ）に設定す
る。

【００７２】以上の制御により、強誘電体メモリセルの
信頼性評価時には、全ての強誘電体メモリセルＭＣ１１
〜ＭＣｍ２ｎへのデータの一括書き換え動作の繰り返し
を、通常の書き込み動作を行うことなく、外部から外部
入力端子１Ｂに図２に示す評価用セルプレート信号ＥＣ
Ｐを印加することにより、実現できる。

【００７３】以上のように、本実施の形態によれば、評
価用セルプレート駆動信号ＥＣＰにおいて、最大値とし
て６．６Ｖ、最小値として０Ｖ、その最大値及び最小値
の電圧印加時間を３５ｎｓとすれば、１０の１５乗回の
評価時間は、３５ｎｓ×１０の１５乗回＝１．１年とな
り、従来の３．８年と比較すると、強誘電体メモリセル
の信頼性評価は極めて短期間で終了する。また、書き込
み時間の短縮及び温度加速などにより、信頼性評価及び
検査の時間短縮が可能となる。

【００７４】更に、外部入力端子１Ｂが設けられて、評
価用セルプレート駆動信号ＥＣＰがこの外部入力端子１
Ｂ及びスイッチ回路１Ａ１〜１Ａｍを通じて各強誘電体
メモリセルＭＣ１１〜ＭＣ１２ｎのセルプレート電極に
印加されるので、前記評価用セルプレート駆動信号ＥＣ
Ｐ用のドライバはチップ外部に配置できる。従って、図
１の構成を含むチップ全体が小型化される。

【００７５】（第２の実施の形態）図４は本発明の第２
の実施の形態の強誘電体記憶装置の全体構成を示す。本
実施の形態では、２個の外部入力端子を備える点に特徴
を持つ。

【００７６】図４において、１Ｂは所定振幅の第１の評
価用セルプレート駆動信号ＥＣＰ１が外部から与えられ
る第１の外部入力端子、１Ｃは前記第１の評価用セルプ
レート駆動信号ＥＣＰ１とは振幅が異なる第２の評価用
セルプレート駆動信号ＥＣＰ２が外部から与えられる第
２の外部入力端子である。

【００７７】前記第１の外部入力端子１Ｂは、第１〜第
ｐのワード線１４１〜１４ｐに接続された強誘電体メモ
リセルに対応していて、これらの強誘電体メモリセルの
セルプレート電極に接続された第１〜第ｐのスイッチ回
路１Ａ１〜１Ａｐに第１の評価用セルプレート駆動信号
ＥＣＰ１を与える。一方、前記第２の外部入力端子１Ｃ
は、第ｐ＋１〜第ｍのワード線１４ｐ＋１〜１４ｍに接
続された強誘電体メモリセルに対応していて、これらの
強誘電体メモリセルのセルプレート電極に接続された第
ｐ＋１〜第ｍのスイッチ回路１Ａｐ＋１〜１Ａｍに第２
の評価用セルプレート駆動信号ＥＣＰ２を与える。

【００７８】更に、制御回路１９は、２種の全メモリセ
ル一括書き込みイネーブル信号ＸＡＬＬＷ１１、ＸＡＬ
ＬＷ１２を出力する。その一方の一括書き込みイネーブ
ル信号ＸＡＬＬＷ１１は、第１〜第ｐのロウデコーダー
１７１〜１７ｐ、第１〜第ｐのスイッチ回路１Ａ１〜１
Ａｐ、及び第１〜第ｐのセルプレート駆動回路１６１〜
１６ｐ内のＡＮＤ回路１６１ａ〜１６ｐａに与えられ、
他方の一括書き込みイネーブル信号ＸＡＬＬＷ１２は、
第ｐ＋１〜第ｍのロウデコーダー１７ｐ＋１〜１７ｍ、
第ｐ＋１〜第ｍのスイッチ回路１Ａｐ＋１〜１Ａｍ、及
び第ｐ＋１〜第ｍのセルプレート駆動回路１６ｐ＋１〜
１６ｍ内のＡＮＤ回路１６ｐ＋１ａ〜１６ｍａに与えら
れる。

【００７９】従って、本実施の形態では、強誘電体メモ
リセルの信頼性評価時には、第１の評価用セルプレート
駆動信号ＥＣＰ１が第１の外部入力端子１Ｂ及び第１〜
第ｐのスイッチ回路１Ａ１〜１Ａｐを通じて第１〜第ｐ
の強誘電体メモリセルのセルプレート電極に与えられる
と共に、第２の評価用セルプレート駆動信号ＥＣＰ２が
第２の外部入力端子１Ｃ及び第ｐ＋１〜第ｍのスイッチ
回路１Ａｐ＋１〜１Ａｍを通じて第ｐ＋１〜第ｍの強誘
電体メモリセルのセルプレート電極に与えられる。従っ
て、第１〜第ｐの強誘電体メモリセルと第ｐ＋１〜第ｍ
の強誘電体メモリセルとに２つに区分し、この各区分別
に異なったストレスを印加して、この異なったストレス
による書き換え回数などの信頼性評価及び検査を短時間
に実施できる。

【００８０】更に、例えば、第１〜第ｐの強誘電体メモ
リセルを通常用とし、一方、第ｐ＋１〜第ｍの強誘電体
メモリセルを書き換え回数などの信頼性評価及び検査専
用として、第２の外部入力端子１Ｃへの評価用セルプレ
ート駆動信号ＥＣＰ２の振幅値を第１の外部入力端子１
Ｂへの評価用セルプレート駆動信号ＥＣＰ１よりも大き
く設定すれば、通常用の強誘電体メモリセルを劣化させ
ることなく、書き換え回数などの信頼性評価及び検査を
実施することができる。

【００８１】尚、以上の説明では、強誘電体メモリセル
として、１個のトランジスタと１個の強誘電体キャパシ
タとを備えたものを例示したが、本発明はこれに限定さ
れず、その他、例えばＭＦＭＩＳ−ＦＥＴ(Metal-Ferro
electric-Metal-Isolater-Silicon-FET)のように、トラ
ンジスタの酸化膜上に強誘電体層を配置して、強誘電体
記憶素子を１個のトランジスタに内蔵した形式のもので
あっても良いのは、勿論である。

【００８２】

【発明の効果】以上説明したように、請求項１ないし請
求項１５記載の発明の強誘電体記憶装置及びそのテスト
方法によれば、従来のようにセンスアンプなどを使用す
る通常の書き込み動作を行うことなく、１Ｍビットを越
える全ての強誘電体メモリセルに対して、通常の書き込
み動作と同等のストレスを短時間で印加するので、書き
換え回数が１０の１５乗回程度の強誘電体メモリセルの
書き換え回数などの信頼性評価を短期間で終了させるこ
とができる。

【００８３】また、請求項５記載の発明によれば、強誘
電体メモリセルの信頼性評価時には、外部入力端子を通
じて評価用セルプレート駆動信号を与えたので、この駆
動信号用の大サイズのドライバをチップ外に配置でき
て、チップ面積の縮小が可能である。

【００８４】特に、請求項８及び請求項１４記載の発明
によれば、強誘電体メモリセルに対するデータの反転書
き換えを確実に且つ必要最小限の時間で行うことができ
るので、強誘電体記憶装置の正しい信頼性評価及び検査
を従来に比べてより一層短期間で終了することができ
る。

【００８５】また、請求項１１及び請求項１５記載の発
明によれば、強誘電体メモリセルの信頼性評価時には、
信頼性評価専用の強誘電体メモリセルに対してのみデー
タの書き換え動作を行うので、通常書き込み動作用の強
誘電体メモリセルを劣化させることなく、書き換え回数
などの信頼性評価及び検査が可能である。

【００８６】更に、請求項１２記載の発明によれば、強
誘電体メモリセルの信頼性評価時には、印加するストレ
スを所定個の強誘電体メモリセル毎に異ならせたので、
複数の異なったストレスによる書き換え回数などの信頼
性評価及び検査を同時に実施することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の強誘電体記憶装置
の構成を示す図である。

【図２】同強誘電体記憶装置の動作タイミングを示す図
である。

【図３】同強誘電体記憶装置に備える強誘電体キャパシ
タのヒステリシス特性を示す図である。

【図４】本発明の第２の実施の形態の強誘電体記憶装置
の構成を示す図である。

【図５】従来の強誘電体記憶装置の構成を示す図であ
る。

【図６】従来の強誘電体記憶装置の動作タイミングを示
す図である。

【符号の説明】

ＭＣ１１〜ＭＣ１２ｎ 強誘電体メモリセル ＳＰ セルプレート電極 １９ 制御回路 １００ 評価回路 １１１〜１１ｎ センスアンプ １２１〜１２２ｎ ビット線 １３１、１３２ ＭＯＳトランジスタ １４１〜１４ｍ ワード線 １５１、１５２ 強誘電体キャパシタ（強誘
電体記憶素子） １６１〜１６ｎ セルプレート駆動回路 １６１ａ〜１６ｍａ ＡＮＤ回路 １７１〜１７ｎ ロウデコーダー １Ａ１〜１Ａｎ スイッチ回路 １Ａ１ａ Ｐチャネル型ＭＯＳトラン
ジスタ １Ａ１ｂ Ｎチャネル型ＭＯＳトラン
ジスタ １Ｂ、１Ｃ 外部入力端子 ＣＰ１、ＣＰ１１ セルプレート駆動信号 １８１〜１８ｎ ビット線プリチャージ及び
ディスチャージ回路 ＸＡＬＬＷ１ 全メモリセル一括書き込み
イネーブル信号 ＳＡＮ１１〜ＳＡＮ１ｎ センスアンプの駆動信号 ＢＬＰ１１〜ＢＬＰ１ｎ ビット線プリチャージ信号 ＥＣＰ 評価用セルプレート駆動信
号 ＥＣＰ１ 第１の評価用セルプレート
駆動信号 ＥＣＰ２ 第２の評価用セルプレート
駆動信号

Claims (15)

【特許請求の範囲】
1. 【請求項１】 強誘電体記憶素子を有する強誘電体メモ
   リセルを備え、前記強誘電体記憶素子の２種の分極状態
   を２種の記憶すべき論理値に対応させ、前記分極状態を
   保持して不揮発性メモリを形成し、 前記分極状態を検出することにより、記憶した論理値を
   読み出す強誘電体記憶装置であって、 前記強誘電体メモリセルへの論理値の通常書き込み動作
   時に、前記強誘電体メモリセルのセルプレート電極にセ
   ルプレート駆動信号を与えるセルプレート駆動回路と、 前記強誘電体メモリセルの信頼性評価時に、前記強誘電
   体メモリセルのセルプレート電極に評価用セルプレート
   駆動信号を与える評価回路とを備えたことを特徴とする
   強誘電体記憶装置。
2. 【請求項２】 前記強誘電体メモリセルは２個備えら
   れ、前記２個の第１及び第２の強誘電体メモリセルは、
   各々、第１及び第２の電極を有する強誘電体記憶素子
   と、前記強誘電体記憶素子の第１の電極にソースが接続
   されるMOSトランジスタとを有し、前記強誘電体記憶素
   子の第２の電極は前記セルプレート電極に接続され、 前記第１の強誘電体記憶素子のMOSトランジスタのドレ
   インには、第１のビット線が接続され、前記第２の強誘
   電体記憶素子のMOSトランジスタのドレインには第２の
   ビット線が接続され、 前記第１及び第２のビット線にはセンスアンプが接続さ
   れ、 前記第１及び第２の強誘電体記憶素子の両MOSトランジ
   スタのゲートにはワード線が接続されることを特徴とす
   る請求項１記載の強誘電体記憶装置。
3. 【請求項３】 行及び列に２ｎ×ｍ個（ｍ、ｎは各々自
   然数）配置された強誘電体メモリセルと、 ２ｎ列のビット線と、 ｎ列のセンスアンプと、 ｍ行のワード線と、 ｍ行のセルプレート駆動回路とを備え、 第２ｐ−１列目及び第２ｐ列目（ｐはｎ以下の自然数）
   の前記ビット線に、各々、同一列のｍ個の強誘電体メモ
   リセルが接続され、 前記ｍ行のワード線に各々同一行の２ｎ個の強誘電体メ
   モリセルが接続され、 前記ｍ行のセルプレート駆動回路に各々同一行の２ｎ個
   の強誘電体メモリセルが接続されることを特徴とする請
   求項２記載の強誘電体記憶装置。
4. 【請求項４】 前記評価回路は、 前記強誘電体メモリセルの信頼性評価時に、前記強誘電
   体メモリセルのセルプレート電極に前記評価用セルプレ
   ート駆動信号を与えるスイッチ回路を有することを特徴
   とする請求項１、２又は３記載の強誘電体記憶装置。
5. 【請求項５】 外部入力端子を有し、 前記評価回路のスイッチ回路は、前記外部入力端子に接
   続され、 前記外部入力端子に前記評価用セルプレート駆動信号が
   与えられることを特徴とする請求項４記載の強誘電体記
   憶装置。
6. 【請求項６】 前記評価回路は、 前記強誘電体メモリセルの信頼性評価時に、 前記スイッチ回路が前記外部入力端子を前記強誘電体メ
   モリセルのセルプレート電極に接続すると共に、 前記セルプレート駆動回路の出力をハイインピーダンス
   状態にすることを特徴とする請求項５記載の強誘電体記
   憶装置。
7. 【請求項７】 前記評価回路は、 前記強誘電体メモリセルへの論理値の通常書き込み動作
   時に、 前記スイッチ回路が前記外部入力端子と前記強誘電体メ
   モリセルのセルプレート電極との接続を遮断すると共
   に、 前記セルプレート駆動回路の出力端を前記強誘電体メモ
   リセルのセルプレート電極に接続することを特徴とする
   請求項５記載の強誘電体記憶装置。
8. 【請求項８】 前記評価用セルプレート駆動信号は、 強誘電体記憶素子の分極状態を一方の論理値から他方の
   論理値に反転するために必要な電界以上の正の電圧と、
   強誘電体記憶素子の分極状態を前記他方の論理値から前
   記一方の論理値に反転するために必要な電界以上の負の
   電圧とに交互に変化することを繰り返し、且つこの正負
   の電圧の印加時間が前記強誘電体キャパシタの分極状態
   を反転するために必要な時間以上である信号であること
   を特徴とする請求項１、２又は３記載の強誘電体記憶装
   置。
9. 【請求項９】 前記ｍ行のワード線の各々に対応して設
   けられ、対応するワード線を選択するロウデコーダーを
   備え、 前記評価回路のスイッチ回路は、前記ロウデコーダー間
   の空き領域に配置されることを特徴とする請求項３記載
   の強誘電体記憶装置。
10. 【請求項１０】 前記評価回路のスイッチ回路は、Ｎチ
    ャネル型トランジスタとＰチャネル型トランジスタとを
    並列接続して構成されることを特徴とする請求項４記載
    の強誘電体記憶装置。
11. 【請求項１１】 前記強誘電体メモリセルは、信頼性評
    価用の強誘電体メモリセルと、通常書き込み動作用の強
    誘電体メモリセルとに区分され、 前記評価回路は、強誘電体メモリセルの信頼性評価時
    に、前記信頼性評価用の強誘電体メモリセルに対応する
    セルプレート電極に評価用セルプレート駆動信号を与え
    ることを特徴とする請求項１、２又は３記載の強誘電体
    記憶装置。
12. 【請求項１２】 外部入力端子を複数有し、 前記各外部入力端子は、評価回路に備える全てのスイッ
    チ回路のうち所定のスイッチ回路に対応し、 前記各外部入力端子には、相互に振幅値の異なる評価用
    セルプレート信号が与えられることを特徴とする請求
    項、２又は３記載の強誘電体記憶装置。
13. 【請求項１３】 強誘電体記憶素子を有する強誘電体メ
    モリセルを備え、前記強誘電体記憶素子の２種の分極状
    態を２種の記憶すべき論理値に対応させ、前記分極状態
    を保持して不揮発性メモリを形成し、前記分極状態を検
    出することにより、記憶した論理値を読み出す強誘電体
    記憶装置のテスト方法であって、 前記強誘電体メモリセルの信頼性評価時に、前記強誘電
    体メモリセルへの論理値の通常書き込み動作時に使用す
    るセルプレート駆動回路を動作させずに、別途、前記強
    誘電体メモリセルのセルプレート電極に評価用セルプレ
    ート駆動信号を与え、前記評価用セルプレート駆動信号
    の電圧値を変化させることを特徴とする強誘電体記憶装
    置のテスト方法。
14. 【請求項１４】 前記評価用セルプレート駆動信号は、 強誘電体記憶素子の分極状態を一方の論理値から他方の
    論理値に反転するために必要な電界以上の正の電圧と、
    強誘電体記憶素子の分極状態を前記他方の論理値から前
    記一方の論理値に反転するために必要な電界以上の負の
    電圧とに交互に変化することを繰り返し、且つこの正負
    の電圧の印加時間が前記強誘電体キャパシタの分極状態
    を反転するために必要な時間以上である信号であること
    を特徴とする請求項１３記載の強誘電体記憶装置のテス
    ト方法。
15. 【請求項１５】 前記強誘電体メモリセルの信頼性評価
    時には、全ての強誘電体メモリセルのうち通常書き込み
    動作用とは別途に設けた信頼性評価用の強誘電体メモリ
    セルのセルプレート電極に評価用セルプレート駆動信号
    を与え、前記評価用セルプレート駆動信号の電圧値を変
    化させることを特徴とする請求項１３又は１４記載の強
    誘電体記憶装置のテスト方法。