DE68911044T2 - Halbleiterspeicher. - Google Patents

Halbleiterspeicher.

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Description

  • Die vorliegende Erfindung betrifft eine in einem dynamischen Direktzugriffsspeicher vom Isolationsgate-Typ oder dergleichen verwendete dynamische Halbleiter-MOS-Speicherzelle und einen Halbleiterspeicher, der ein Array (Feld) der Speicherzellen umfaßt, wie im Oberbegriff des Anspruches 1 definiert und beispielsweise aus der EP-A-0 157 051 bekannt ist.
  • Eine herkömmliche dynamische MOS-Speicherzelle ist in den Figuren 1 und 2 dargestellt. In den Figuren 1 und 2 ist ein MOS-Transistor mit Transfer-Gate (beispielsweise ein N-Kanal-Typ) T mit einem Kondesatorelement C in Reihe geschaltet. Ein Bezugszeichen 81 bezeichnet ein P-Typ-Halbleitersubstrat; 82 einen Gateoxidfilm; 83 einen Kondensator-Isolationsfilm; 84 einen Elementisolationsbereich; 85 und 86 Drain- und Source-Schichten mit N-Typ Verunreinigung; 87 eine Schicht mit N-Typ Verunreinigung zur Speicherung von elektrischen Ladungen; 88 eine aus Polysilizium bestehende Kondensatorelektrode und G eine aus Polysilizium bestehende Gate-Elektrode.
  • Bei der in den Figuren 1 und 2 dargestellten Speicherzelle ist die Gate-Elektrode G an eine Wortleitung WL angeschlossen und die Drainschicht 85 mit N-Typ Verunreinigung ist an eine Bitleitung BL angeschlossen. Das Halbleitersubstrat 81 liegt auf einem den Speicherzellen gemeisamen festen Potential und weist normalerweise ein Energiequellenpotential Vss des Halbleiterspeichers oder ein in dem integrierten Halbleiterspeicher erzeugtes negatives Potential auf. Dieses feste Potential wird nicht geandert, außer wenn beispielsweise Rauschen dieses Potential ungünstig beeinflußt.
  • Wie oben beschrieben dient ein MOS-Transistor vom N-Kanal-Typ mit einem festen Substratpotential als MOS-Transistor vom Anreicherungstyp. Figur 3 zeigt einen typischen Zusammenhang zwischen einer Schwellspannung Vth und einem Substratpotential Vbb des MOS-Transistors vom Anreicherungstyp. In einem in der Praxis verwendeten Bereich des Substratpotentials Vbb ist Vth > 0 Volt. Um Daten bis zum Grenzpegel (normalerweise dem Energiequellenpotential Vcc) der Logikamplitude der Bitleitungen zu schreiben, muß deshalb eine geboostete Spannung (bootstrap) von (Vcc + Vth) oder größer an die Wortleitung angelegt werden und der MOS-Transistor muß in einem Triodenbereich eingeschaltet sein, um einen durch diesen MOS-Transistor verursachten Schwellspannungsverlust zu verhindern. Wenn sich die Bitleitung in einem hohen Zustand befindet, ist der Vth-Wert aufgrund des Vorspannungseffekts für das Rückgate (back-gate bias effect) höher als derjenige, bei dem sich die Bitleitung in einem niedrigen Zustand befindet. Der geboostete Pegel der Wortleitung muß (Vcc + Vth) übersteigen, da der Vth-Wert definiert ist, wenn sich die Bitleitung in einem hohen Zustand befindet.
  • Das Boosten der Spannung der Wortleitung bringt im Zusammenhang mit der Miniaturisierung des Speicherzellenelements des Halbleiterspeichers eine Vielzahl von Problemen mit sich, beispielsweise bezüglich des Betriebsspielraums und der Zuverlässigkeit des Speicherzellenelements. Um die Spannung der Wortleitung zu boosten, wird zusätzlich ein großer Wortleitungs-Booster mit einem komplizierten Aufbau benötigt. Sogar wenn zur Erreichung eines einfachen Schaltungsaufbaus, eines ausreichenden Betriebsspielraums und einer hohen Zuverlässigkeit eine CMOS-Schaltung in dem Halbleiterspeicher angeordnet wird, verschlechtern sich aufgrund des Erfordernisses der geboosteten Spannung der Wortleitung das Betriebsverhalten und die Zuverlässigkeit des Halbleiterspeichers beträchtlich und eine Wirkung der CMOS-Schaltung geht unerwünschter Weise verloren.
  • Die vorliegende Erfindung ist durchgeführt worden, um die folgenden Probleme zu lösen. Das heißt, in einem MOS-Transistor der oben erwähnten herkömmlichen dynamischen MOS-Speicherzelle ist ein Substratpotential festgelegt und die Spannung einer Wortleitung muß geboostet werden, um Daten bis zum Grenzpegel der Logikamplitude der Bitleitungen zu schreiben. Somit stellen sich im Zusammenhang mit der Miniaturisierung des Speicherzellenelements des Halbleiterspeichers die Probleme, wie beispielsweise ein unzureichender Betriebsspielraum des Speicherzellenelements, die Verschlechterung seiner Zuverlässigkeit und eine große Schaltungsabmessung.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicherzelle vorzusehen, die ein Substratpotential des MOS-Transistors zeitselektiv schalten und steuern kann und die nach Belieben die Eigenschaften der Speicherzelle in Abhängigkeit von dem Substratpotential schalten und steuern kann.
  • Es ist eine andere Aufgabe der vorliegenden Erfindung einen Halbleiterspeicher vorzusehen, der ohne Boosten der Spannung einer Wortleitung Daten bis zum Grenzpegel der Logikamplitude der Bitleitungen schreiben kann, so daß ein Wortleitungs-Booster nicht benötigt wird, um eine Wirkung einer CMOS-Schaltung zu sichern.
  • Ein Halbleiterspeicher gemäß der vorliegenden Erfindung ist in Anspruch 1 definiert. Er umfaßt eine dynamische Halbleiter-MOS-Speicherzelle, bei der ein Anschluß eines Stromweges eines MOS-Transistors mit einem Kondensatorelement verbunden ist, der andere Anschluß des Stromweges des MOS-Transistors mit einer Bitleitung verbunden ist und eine Gate-Elektrode des Transistors mit einer Wortleitung verbunden ist, wobei ein Substrat des MOS-Transistors nicht mit einem festen Potentialanschluß verbunden ist und das Potential des Substrats so geschaltet und gesteuert wird, daß der MOS-Transistor den Vth-Anstieg aufgrund des Vorspannungseffekts für das Rückgate (back-gate bias effect) gemäß dem Bitleitungspegel vermeiden kann oder so daß der MOS-Transistor zeitselektiv zu einem Anreicherungs-Typ oder einem Verarmungs-Typ wird, was einen Schwellspannungsverlust über der Zeit verhindern kann.
  • Der Halbleiterspeicher gemäß der vorliegenden Erfindung umfaßt ein Speicherzellen-Array von Halbleiterspeicherzellen und eine Schaltungseinrichtung zum Schalten und Steuern des Potentials eines Substrats, so daß der MOS-Transistor den Vth-Anstieg aufgrund des Vorspannungseffekts für das Rückgate gemäß dem Bitleitungspegel vermeiden kann oder, so daß ein MOS-Transistor der Speicherzelle zeitselektiv zu einem Anreicherungs-Typ oder einem Verarmungs-Typ wird, was einen Schwellspannungsverlust über der Zeit verhindern kann.
  • Da das Substrat des MOS-Transistors der dynamischen Halbleiter-MOS-Speicherzelle nicht mit einem festen Potentialanschluß verbunden ist, kann das Substratpotential des MOS-Transistors gemäß der vorliegenden Erfindung zeitselektiv geschaltet und gesteuert werden. Deshalb können die Eigenschaften der Speicherzelle in Abhängigkeit von dem Substratpotential gesteuert werden, um den Vth-Anstieg gemäß dem Bitleitungspegel zu verhindern, oder nach Belieben auf einen Anreicherungs-Typ oder einen Verarmungs-Typ geschaltet und gesteuert werden.
  • Der Halbleiterspeicher mit dem oben erwähnten Speicherzellen-Array kann das Potential des Substrats so zeitselektiv schalten und steuern, daß der MOS-Transistor den Vth-Anstieg aufgrund des Vorspannungseffekts für das Rückgate gemäß dem Bitleitungspegel vermeiden kann oder so, daß der MOS-Transistor zu einem Anreicherungs-Typ oder einem Verarmungs-Typ wird, was den Schwellspannungsverlust verhindern kann. Deshalb kann eine im Ansprechen auf ein Adreßsignal gewählte Speicherzelle gesteuert werden, um den Vth-Anstieg zu vermeiden oder so, daß sie vom Verarmungs-Typ ist. Deshalb kann der Schwellspannungsverlust der Halbleiterspeicherzelle minimiert oder verhindert werden. Sogar wenn der Grenzpegel der Logikamplitude der Bitleitungen als eine Aktivierungsspannung der Wortleitung verwendet wird, können Daten bis zum Grenzpegel der Logikamplitude der Bitleitungen der Halbleiterspeicherzelle geschrieben werden. Wenn die Halbleiterspeicherzelle betrieben wird, besitzt somit ein Wortleitungs-Booster einen vereinfachten Aufbau oder wird nicht benötigt und der Betriebsspielraum und die Zuverlässigkeit des Speicherzellenelements kann verbessert werden.
  • Die Erfindung wird aus der folgenden, eingehenden Beschreibung im Zusammenhang mit den bei liegenden Zeichnungen besser verständlich.
  • In den Zeichnungen zeigt:
  • Fig. 1 eine Querschnittsansicht einer herkömmlichen dynamischen MOS-Speicherzelle;
  • Fig. 2 ein Ersatzschaltbild einer in Figur 1 gezeigten dynamischen MOS-Speicherzelle;
  • Fig. 3 einen typischen Zusammenhang zwischen einer Schwellspannung und einem Substratpotential des MOS-Transistors vom Anreicherungs-Typ;
  • Fig. 4 ein Ersatzschaltbild einer dynamischen MOS-Speicherzelle, die in einem Speicherzellen-Array eines dynamischen CMOS-RAMs verwendet wird;
  • Fig. 5 ein Beispiel eines prinzipiellen Aufbaus der Speicherzelle;
  • Fig. 6 einen Zusammenhang zwischen einer Schwellspannung und einem Substratpotential des in Figur 5 gezeigten MOS-Transistors;
  • Fig. 7 einen Zusammenhang zwischen einem Potential einer Wortleitung und demjenigen einer Substrat-Potentialleitung des in Figur 5 gezeigten MOS-Transistors;
  • Fig. 8 und 9 Querschnittsansichten von verschiedenen Ausführungsformen; und
  • Fig. 10 ein Ersatzschaltbild einer anderen, in Figur 9 gezeigten Ausführungsform.
  • Im folgenden wird eine Ausführungsform der vorliegenden Erfindung eingehend unter Bezugnahme auf die bei liegenden Zeichnungen beschrieben.
  • Figur 4 zeigt ein Ersatzschaltbild einer dynamischen MOS-Speicherzelle MC, die in einem Speicherzellen-Array eines dynamischen CMOS-RAMs verwendet wird. In dieser Speicherzelle MC ist ein Anschluß eines Strompfads eines MOS-Transistors (beispielsweise ein N-Kanal-Typ) T mit einem Kondensatorelement C verbunden, sein anderer Anschluß ist mit einer Bitleitung BL verbunden und eine Gate-Elektrode G ist mit einer Wortleitung WL verbunden. Es wird darauf hingewiesen, daß ein Rück-Gate (back-gate) des MOS-Transistors T mit einer Substratpotentialleitung 10 verbunden ist und die Substratpotentialleitung 10 mit einer Potential-Schalteinrichtung Vbb verbunden ist, um das Potential der Substratpotentialleitung 10 zeitselektiv zu schalten.
  • Figur 5 zeigt ein Beispiel eines grundlegenden Aufbaus der Speicherzelle MC. Das Bezugszeichen 1 bezeichnet ein Halbleitersubstrat; 2 eine Substratschicht (Wannenbereich) vom P-Typ, die in einem Bereich des Halbleitersubstrats 1 zur Speicherzellenbildung gebildet ist; 3 einen auf der P-Typ-Substratschicht 2 gebildeten Gate-Oxidfilm; 4 einen auf der P-Typ-Substratschicht 2 gebildeten Kondensator-Isolationsfilm; 5 einen Elementisolationsbereich; 6 und 7 Drainbereich- und Sourcebereichschichten mit N-Typ Verunreinigung, die in der P-Typ-Substratschicht 2 gebildet sind; 8 eine in der P-Typ-Substratschicht 2 gebildete Schicht mit N-Typ Verunreinigung zur Speicherung von elektrischen Ladungen; 9 eine auf dem Kondensator-Isolationsfilm 4 gebildete Kondensatorelektrode aus Polysilizium; und G eine auf dem Gate-Oxidfilm 3 gebildete Gate-Elektrode aus Polysilizium. Die P-Typ-Substratschicht 2 ist mit der Substratpotentialleitung 10 verbunden, angeordnet in der gleichen Richtung wie die Richtung der Wortleitung WL, wenn die Speicherzellen in einer Matrixform angeordnet sind. Das Potential der Substratpotentialleitung 10 ist nicht festgelegt, kann aber durch die Potential-Schalteinrichtung Vbb in dem Halbleiterspeicher zeitselektiv geschaltet werden. Diese Schalteinrichtung Vbb wird im Ansprechen auf ein Adreßsignal gesteuert, welches beispielsweise einer Wortleitungsauswahl zugeordnet ist.
  • Da die Substratschicht 2 des MOS-Transistors nicht mit einem Anschluß mit festem Potential verbunden ist, kann die oben beschriebene Speicherzelle das Substratpotential des MOS-Transistors zeitselektiv schalten und steuern. Somit können die elektrischen Eigenschaften der Speicherzelle durch einen Substratvorspannungseffekt geschaltet und gesteuert werden, um entweder den Vth-Anstieg gemäß dem Bitleitungspegel zu vermeiden oder so, daß sie von einem Anreicherungs-Typ oder einem Verarmungs-Typ sind, was einen Schwellspannungsverlust verhindern kann. Insbesondere ist in Figur 6 der Zusammenhang zwischen einer Schwellspannung Vth des MOS-Transistors und seines Substratpotentials Vbb gezeigt. Wenn ein Substratpotential Vbbaus (off) an die Substratschicht 2 angelegt ist, ist die Schwellspannung des MOS-Transistors auf Vthaus (off) gesetzt. Wenn ein Substratpotential Vbbein (on) (Vbbaus < Vbbein) an die Substratschicht 2 angelegt ist, ist die Schwellspannung des MOS-Transistors auf Vthein (on) gesetzt.
  • In dem Halbleiterspeicher mit einem Array, bei dem die oben erwähnten Speicherzellen in einer Matrixform angeordnet sind, wird deshalb, wie in Figur 7 gezeigt, der MOS-Transistor der mit der Substratpotentialleitung 10 verbundenen Speicherzelle in einem AUS-Zustand gebracht, wenn das Potential der Substratpotentialleitung 10 entsprechend einer nicht gewählten Wortleitung WL (0 Volt) auf Vbbaus (off) gesetzt ist. Wenn das Potential der Substratpotentialleitung 10 gemäß der gewählten Wortleitung WL auf Vbbein (on) gesetzt ist (eine Dauer von Vbbein kann geändert werden, wie in Figur 7 durch eine gepunktete Linie angezeigt), kann der MOS-Transistor der mit der Substratpotentialleitung 10 verbunden Speicherzelle in einen EIN-Zustand gebracht werden, in dem ein Schwellspannungsverlust minimiert ist oder nicht erzeugt wird (sogar, wenn die WL-Energieguellenspannung Vcc ist). Wenn in diesem Fall ein hoher Pegel der mit dem MOS-Transistor verbundenen Bitleitung in dem EIN-Zustand der Energiequellenspannung Vcc gleicht, können mit einer einfachen WL-Bootstrap-Schaltung oder ohne einer WL-Bootstrap-Schaltung Daten bis zum Pegel der Energiequellenschaltung Vcc der Speicherzelle geschrieben werden. Wenn die Vthein (on) Spannung auf den Verarmungs-Typ gesetzt wird, können insbesondere Daten bis zum Grenzpegel der Logikamplitude der Bitleitungen der Speicherzelle geschrieben werden, sogar wenn der Grenzpegel der Logikamplitude der Bitleitungen als eine Aktivierungsspannung der Wortleitung verwendet wird und ein Wortleitungs-Booster wird nicht benötigt, wodurch der Betriebsspielraum und die Zuverlässigkeit des Elements verbessert wird.
  • Es soll darauf hingewiesen werden, daß die vorliegende Erfindung nicht auf die oben beschriebene Ausführungsform beschränkt ist und bei Verwendung einer SOI-(Silizium-auf-Isolator)-Technik ein einfacherer Speicher realisiert werden kann. Insbesondere ist wie beispielsweise in Figur 8 dargestellt ein durch eine Isolationsschicht 52 isolierter Elementbereich auf einem isolierenden Substrat 51 gebildet. Eine Substratschicht 53 aus P-Typ-Silizium, eine Drainschicht 54 mit N-Typ Verunreinigung und eine Source/elektrische Ladungsspeicherungs-Schicht 55 mit N-Typ Verunreinigung sind in dem Elementbereich gebildet. Ein Gate-Oxidfilm 56 und ein Kondensator-Isolationsfilm 57 sind auf dem Elementbereich gebildet. Eine Gate-Elektrode G ist auf dem Gate-Oxidfilm 56 gebildet und eine Kondensatorelektrode 58 ist auf dem Kondensator-Isolationsfilm 57 gebildet. In der gleichen Weise wie in der in den Figuren 4 und 5 gezeigten Ausführungsform sind eine Bitleitung BL, eine Wortleitung WL und eine Substratpotentialleitung 10 mit den Elementen verbunden.
  • Gemäß der in Figur 8 gezeigten Ausführungsform kann die Substratschicht 53 des MOS-Transistors ausreichend kompakt gemacht werden und die Substratpotentialleitung 10 kann mit diesem Fall leicht verbunden werden. Somit eignet sich der Transistor für Speicher mit hoher Dichte.
  • Obwohl in den oben beschriebenen Ausführungsformen ein Fall beschrieben worden ist, bei dem das Substratpotential des MOS-Transistors direkt geschaltet und gesteuert wird, ist die vorliegende Erfindung nicht auf diesen Fall beschränkt. Die Substratschichten 2 und 53 können in einem Schwebungszustand gehalten werden und das Substratpotential kann durch eine elektrostatische, kapazitive Kopplung geschaltet und gesteuert werden. Beispielsweise kann die elektrostatische, kapazitive Kopplung zwischen der Wortleitung und dem Substrat, die durch den Gate-Kondensator des MOS-Transistors erreicht wird, verwendet werden.
  • Eine andere Ausführungsform ist in Figur 9 gezeigt und ihr Ersatzschaltbild ist in Figur 10 gezeigt. Insbesondere handelt es sich bei der in Figur 9 gezeigten Speicherzelle um die gleiche wie diejenige in Figur 8, außer daß eine Schicht 60 mit N-Typ Verunreinigung in dem isolierenden Substrat 51 gegenüber liegend zu der P-Typ-Substratschicht 53 über die Isolationsschicht 52 gebildet und die Substratpotentialleitung 10 ist mit der Schicht 60 mit N-Typ Verunreinigung verbunden ist. In diesem Fall liegt die P-Typ-Substratschicht 53 der Schicht 60 mit N-Typ Verunreinigung über die Isolationsschicht 52 gegenüber, so daß ein in Figur 10 gezeigter elektrostatischer Kondensator 61 gebildet wird. Jedoch können zur Bildung des elektrostatischen Kondensators andere Strukturen verwendet werden. Beispielsweise kann die Schicht 60 mit N-Typ Verunreinigung in der Isolationsschicht 52 gebildet sein oder eine leitende Schicht kann auf der Substratoberfläche über einen Isolationsfilm gebildet werden.
  • Obwohl in den obigen Ausführungsformen ein Kondensatorelement vom planaren Typ verwendet wird, können natürlich andere Arten von Kondensatorelementen, wie beispielsweise ein Element vom Grabentyp, verwendet werden und ein Transistor vom P-Kanal-Typ kann als ein MOS-Transistor verwendet werden.
  • Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und sollen den Schutzumfang nicht beschränken.

Claims (8)

1. Halbleiterspeicher, umfassend:
eine Bitleitung und eine Wortleitung;
eine Speicherzelle mit einem Kondensatorelement und einem MOS-Transistor, dessen einer Strompfad mit dem Kondensator verbunden ist, dessen anderer Strompfad mit der Bitleitung verbunden ist und dessen Gate-Elektrode mit der Wortleitung verbunden ist; und
eine Substratpotentialleitung, die mit einem Rück-Gate des MOS-Transistors verbunden ist;
gekennzeichnet durch
eine Potential-Schalteinrichtung, die mit der Substratpotentialleitung verbunden ist, um ein Potential des Rück-Gates des MOS-Transistors zu steuern.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Potential-Schalteinrichtung das Potential des Rück-Gates des MOS-Transistors zu jeder vorgegebenen Zeitperiode so steuert, daß der MOS-Transistor zu einem Anreicherungs-Typ oder einem Verarmungs-Typ wird, was einen Schwellspannungsverlust verhindern kann.
3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle einen in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps gebildeten Wannenbereich eines zweiten Leitfähigkeitstyps umfaßt, wobei der MOS-Transistor von einem ersten Kanaltyp ist und auf einer Oberfläche des Wannenbereichs gebildet ist, eine auf der Oberfläche des Wannenbereichs gebildete dritte Verunreinigungsschicht des ersten Leitfähigkeitstyps zur Speicherung von elektrischen Ladungen, um mit einer ersten und zweiten Verunreinigungsschicht des MOS-Transistors in Kontakt zu stehen und eine Kondensatorelektrode, die sich über einen Kondensator-Isolationsfilm auf der dritten Verunreinigungsschicht befindet.
4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle einen Halbleiterbereich (53) eines zweiten Leitfähigkeitstyps umfaßt, der in einer Isolationsschicht (52) gebildet ist, die auf einem Halbleitersubstrat (51) gebildet ist, wobei der MOS-Transistor (T) von einem ersten Kanal-Typ ist und auf einer Oberfläche des Halbleiterbereichs (53) gebildet ist, eine dritte Verunreinigungsschicht zum Speichern von elektrischen Ladungen, wobei die dritte Verunreinigungsschicht von dem ersten Leitfähigkeitstyp ist und auf einer Oberfläche der Isolationsschicht (52) gebildet ist, indem entweder eine erste oder zweite Verunreinigungsschicht (54, 55) des MOS-Transistors in die Isolationsschicht (52) hinein ausgedehnt wird, und eine Kondensatorelektrode (58), die auf einem Kondensator-Isolationsfilm (57) gebildet ist, der auf der dritten Verunreinigungsschicht gebildet ist.
5. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Potential-Schalteinrichtung (Vbb) durch Zeitsteuerungsimpulse zum Auswählen der Wortleitung (WL) gesteuert wird.
6. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Potential-Schalteinrichtung (Vbb) durch Zeitsteuerungsimpulse zum Auswählen der Wortleitung (WL) gesteuert wird.
7. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Potential-Schalteinrichtung (Vbb) durch Zeitsteuerungsimpulse zum Auswählen der Wortleitung (WL) gesteuert wird.
8. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Potential-Schalteinrichtung (Vbb) durch Zeitsteuerungsimpulse zum Auswählen der Wortleitung (WL) gesteuert wird.
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