DE69832007T2

DE69832007T2 - Steuerschaltung für Computerspeicher

Info

Publication number: DE69832007T2
Application number: DE69832007T
Authority: DE
Inventors: Tsuyoshi Kofu-shi Kishino
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-19
Filing date: 1998-06-18
Publication date: 2006-07-20
Anticipated expiration: 2018-06-19
Also published as: CA2241126C; CA2241126A1; EP0887803A2; AU728857B2; DE69832007D1; JPH1115742A; US6311250B1; EP0887803B1; EP0887803A3; AU7197598A

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Computerspeichersteuerung und insbesondere eine Computerspeichersteuerung für einen Speicher in Form einer DRAM-Struktur, die eine Batterie-Backupfunktion aufweist, gemäß dem Oberbegriff von Anspruch 1.
HINTERGRUND DER ERFINDUNG
Speicher mit Speicherbackupfunktion, um im Fall eines Stromausfalls Informationen durch eine Batterie zu halten, sind weithin wohlbekannt. Wenn der Speicher ein DRAM ist, ist es in der Speicherbackupsteuerung essentiell, dass das DRAM einen Auffrischvorgang ausführt.
Üblicherweise kann der Auffrischvorgang eines DRAMs gemäß einem RAS-Nur-Auffrischung(ROR)-Verfahren oder einem CAS-vor-RAS(CBR)-Verfahren oder einem Selbstauffrischverfahren durchgeführt werden. Das CBR-Verfahren wird jedoch üblicherweise beim Durchführen eines Auffrischvorgangs zur Speicherbackupsteuerung im Fall eines Stromausfalls eingesetzt. Das ROR-Verfahren kann im Fall eines Stromausfalls beim Durchführen eines Auffrischvorgangs über die Speicherbackupsteuerung verwendet werden. Dieses Verfahren erfordert jedoch nach dem Durchführen des Auffrischvorgangs jedes Mal das Einstellen neuer Adressen. Weiterhin müssen die Auffrischadressen während des Umschaltens vom Speicherbackupbetrieb auf den üblichen Betrieb oder umgekehrt übergeben werden, was zur erhöhten Komplexität der Speicherbackupsteuerung führt. Das erklärt, warum das ROR-Verfahren nicht weitgehend eingesetzt wird.
Herkömmlicherweise sind wenige Computerspeichersteuerungen konstruiert, um die Selbstauffrischfunktion eines DRAMs zum Durchführen eines Auffrischvorgangs betriebsfähig zu machen, wenn ein Speicherbackupbetrieb benötigt wird. Das liegt daran, dass DRAMs mit Selbstauffrischfunktion auf dem Markt bisher nicht verbreitet sind, und daher ist die Anzahl solcher DRAMs sehr klein.
Entsprechend ist es die übliche Praxis, beim Durchführen des Auffrischvorgangs nach dem Speicherbackupbetrieb das CBR-Verfahren unter Verwendung der zum Beispiel in JP-A 3-237678 gezeigten Batterie zu verwenden, die in 4 dargestellt ist. In 4 bezeichnet die Bezugszahl 44einen Taktgeber, der ein auffrischorientiertes RAS-Signal (RRS-Signal) 48 und ein auffrischorientiertes Taktquellensignal (RFCK-Signal) 46 erzeugt. Die Bezugszahl 45 bezeichnet einen Auffrischschalter. Ein Stromausfallsignal (PF-Signal) 43 wird als Eingabe an den Auffrischschalter 45 verwendet, damit der Auffrischschalter 45 ein Schaltsignal 47 ausgibt. Der Pegel des PF-Signals 43 bestimmt den Pegel des Schaltsignals 47. RAS-Signal 41 und RFCK-Signal 46 werden als Eingaben an den Auffrischschalter 45 verwendet, wodurch bewirkt wird, dass der letztere ein auffrischorientiertes CAS-Signal (RCS-Signal) 49 erzeugt. Die Bezugszahlen 4A und 4B bezeichnen einen RAS-Selektor bzw. einen CAS-Selektor. RAS-Signal 41 und RRS-Signal 48 werden als Eingaben an den RAS-Selektor 4A verwendet. CAS-Signal 42 und RCS-Signal 49 werden als Eingaben an den CAS-Selektor 4B verwendet. Als Antwort auf das Auffrischschaltsignal 47 wählt der RAS-Selektor 4A eine seiner Eingaben zum Zuführen der ausgewählten Eingabe an ein DRAM 4C aus, und der CAS-Selektor 4B wählt eine seiner Eingaben zum Zuführen der ausgewählten Eingabe an das DRAM 4C aus. Dies schafft den Auffrischvorgangsmodus, der zum Sicherstellen der im Speicher gespeicherten Inhalte notwendig ist.
Das Ablaufdiagramm der 5 stellt den Betrieb des in 4 gezeigten herkömmlichen Beispiels dar. Während des üblichen Betriebsmodus werden RAS-Signal 41 und CAS-Signal 42 dem DRAM 4C zugeführt. Wie in 5 dargestellt, wird das ROR-Verfahren für den Auffrischvorgang während des normalen Betriebsmodus verwendet, während das CBR-Verfahren für den Auffrischvorgang während des Backupbetriebs verwendet wird.
Gemäß der herkömmlichen Computersteuerung verbraucht das CBR-Verfahren, das für den Auffrischvorgang während des Backupmodusbetriebs eingesetzt wird, eine große Menge elektrischer Energie aus der begrenzten Menge der elektrischen Stormversorgung, was dazu führt, dass die Speicherbackupzeitdauer verkürzt wird. Das liegt daran, dass der Stormverbrauch durch den DRAM während des Auffrischvorgangs gemäß dem CBR-Verfahren so groß wie der während des üblichen Betriebs ist.
Um diesem Problem abzuhelfen, kann es eine Alternative sein, einen Selbstauffrischvorgang des DRAMs zu verwenden, indem die Computerspeichersteuerung neu gestaltet wird. Die neu gestaltete Computerspeichersteuerung stellt jedoch darin ein potentielles Problem dar, dass sie keine Speicherbackupfunktion bereitstellen kann, wenn ein DRAM ohne Selbstauf frischfunktion eingebaut wird. Wie zuvor erwähnt, ist die Anzahl von DRAMs mit Selbstauffrischfunktion auf dem Markt begrenzt, und die meisten auf dem Markt verfügbaren DRAMs sind nicht mit einer Selbstauffrischfunktion versehen, was ein CBR-Verfahren für den Auffrischvorgang erfordert.
US 5 640 357 offenbart eine Computerspeichersteuerung für einen Speicher in Form eines DRAMs mit Speicherbackupfunktion im Fall eines Stromausfalls, der konfiguriert ist, um während des Speicherbackupbetriebsmodus einen Selbstauffrischvorgang durchzuführen.
DE 30 03 524 A1 offenbart eine Speichersteuerung, die bei Stromausfall eine Auffrischung des DRAMs mit einer Auffrischfunktion ermöglicht.
WO 97 17647 A1 offenbart eine DRAM-Speichersteuerung mit einem Konfigurationsregister mit einem Bit, das angibt, ob ein CAS-vor-RAS- oder ein Selbstauffrisch-DRAM verwendet wird.
Es ist die Aufgabe der vorliegenden Erfindung, eine Computerspeichersteuerung vorzusehen, die betreibbar ist, um den Stromverbrauch während des Speicherbackupbetriebs innerhalb des DRAMs mit Speicherbackupfunktion zu verringern.
ZUSAMMENFASSUNG DER ERFINDUNG
Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst.
Eine Computerspeichersteuerung gemäß der vorliegenden Erfindung ist für einen Speicher in Form eines DRAMs mit Speicherbackupfunktion im Fall eines Stromausfalls vorgesehen. Die Computerspeichersteuerung ist betreibbar, um während des Speicherbackupbetriebsmodus gemäß dem Selbstauffrischverfahren einen Auffrischvorgang durchzuführen und um im Fall des Einbaus mit einem DRAM, das nicht mit einer besonderen Auffrischfunktion wie z.B. einer Selbstauffrischfunktion versehen ist, die zum Verringern des Stromverbrauchs benötigt wird, während des Speicherbackupmodus den Auffrischvorgang auszuwählen.
Insbesondere umfasst die Computerspeichersteuerung einen DRAM-Taktsteuerungsabschnitt, der ein Taktsignal erzeugt, das zur Selbstauffrischfunktion des DRAMs geeignet ist und dem DRAM das Taktsignal zur Verfügung stellt, und einen Backupsteuerabschnitt, der den Speicherbackupzustand erkennt und den DRAM-Taktsteuerabschnitt über das erfasste Ergebnis informiert. Der Computerspeicherabschnitt umfasst auch ein DRAM-Identifikationsmodusregister, das die Tatsache identifizieren kann, dass ein DRAM ohne Selbstauffrischfunktion verwendet wird. Der DRAM-Taktsteuerabschnitt ist als Reaktion auf den Zustand des Registers betreibbar, um einen Auffrischvorgang bereitzustellen, der für das verwendete DRAM geeignet ist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Blockdiagramm einer Steuerung, wie sie in der bevorzugten Ausführungsform konfiguriert ist.
2 zeigt ein Ablaufdiagramm von Signalen in der Steuerung für DRAMs mit Selbstauffrischfunktion.
3 zeigt ein Ablaufdiagramm von Signalen in der Steuerung für DRAMs ohne Selbstauffrischfunktion.
4 zeigt ein Blockdiagramm einer Steuerung, wie sie gemäß dem Stand der Technik konfiguriert ist.
5 zeigt ein Ablaufdiagramm von Signalen in der Steuerung der 4.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Mit Bezug auf 1 bis 3 wird die bevorzugte Ausführungsform der Steuerung gemäß der vorliegenden Erfindung beschrieben.
In dem in 1 gezeigten Blockdiagramm werden ein stromausfallangebendes (PFI) Signal 14 und ein DRAM-Identifikationsmoduseinstell(DIMS)-Signal 18 als Eingaben an einen Auffrisch-/Backupsteuerabschnitt 1 verwendet. Der Auffrisch-/Backupsteuerabschnitt 1 erzeugt ein Auffrischvorgangstrigger(ROT)-Signal 16 und ein Backuptrigger(BT)-Signal 17. ROT-Signal 16, BT-Signal 17 und Normalbetriebstrigger(UOT)-Signal 23 werden als Eingaben an einen DRAM-Taktsteuerabschnitt 2 verwendet. Der DRAM-Taktsteuerabschnitt 2 erzeugt ein RAS- Signal 24 und ein CAS-Signal 25. Das RAS-Signal 24 und das CAS-Signal 25 werden als Eingaben an eine dynamischen Direktzugriffspeicher(DRAM)-Anordnung3 verwendet.
Der DRAM-Taktsteuerabschnitt 2 empfängt das ROT-Signal 16 oder das BT-Signal 17 vom Auffrisch-/Backupsteuerabschnitt 1 und das UOT-Signal 23 von einem nicht gezeigten Speichersteuerabschnitt. Als Antwort auf die Pegel dieser Signale wählt der Steuertabschnitt 2 einen geeigneten der Takte aus, die für den Speichereinschreib-/-auslesevorgang, die CBR-Funktion bzw. die Selbstauffrischfunktion vorbestimmt sind, und erzeugt das RAS-Signal 24 und das CAS-Signal 25 zur ausgewählten Zeit.
Der Auffrisch-/Backupsteuerabschnitt 1 umfasst einen Backupbefehlsignalgenerator 11, ein DRAM-Identifikationsmodusregister 12, ein UND-Gatter 15 und einen Auffrischvorgang-Triggersignalgenerator 13. Der Backupbefehlsignalgenerator 11 empfängt das PFI-Signal 14 und gibt als Reaktion auf das PFI-Signal 14 das Backupbefehl(BC)-Signal 19 aus. Das DRAM-Identifikationsmodusregister 12 empfängt das DIMS-Signal 18 und gibt als Reaktion auf das DIMS-Signal 18 das DRAM-Identifikations(DI)-Signal 1A aus. Das BC-Signal 19 und das DI-Signal 1A werden als Eingaben des UND-Gatters 15 verwendet. Das UND-Gatter 15 führt das logische Produkt der beiden Eingabe- und Ausgabe-BT-Signale 17 durch. Der Auffrischvorgang-Triggersignalgenerator 13 empfängt das BT-Signal 17 und gibt als Reaktion auf das BT-Signal 17 das ROT-Signal 16 aus.
Angenommen der Zustandspegel des PF-Signals 14 gibt einen Stromausfall an und die DRAM-Anordnung 3 weist eine Selbstauffrischfunktion auf. In diesem Fall erzeugt der Backupbefehlsignalgenerator 11 das BS-Signal 19, und das DRAM-Identifikationsmodusregister 12 stellt das DI-Signal 1A auf einen Pegel ein, der angibt, dass die DRAM-Anordnung 3 eine Selbstauffrischfunktion aufweist. Dies bewirkt, dass das UND-Gatter 15 das BT-Signal 1, als die Ausgabe dem DRAM-Taktsteuerabschnitt 2 zuführt. Als Reaktion auf das BT-Signal 17 erzeugt der DRAM-Taktsteuerabschnitt 2 einen Takt, der der Selbstauffrischfunktion des DRAMs entspricht, wodurch die Selbstauffrischfunktion in den Speicherbackupbetrieb gesetzt wird. Das BC-Signal 19 wird auch dem Auffrischvorgang-Triggersignalgenerator 13 zugeführt, wodurch bewirkt wird, dass der Generator 13 aufhört, das ROT-Signal 16 zu erzeugen.
Als nächstes betrachten wir den Fall, dass der Zustandpegel des PF-Signals 14 einen Stromausfall angibt, aber die DRAM-Anordnung 3 keine Selbstauffrischfunktion aufweist. In diesem Fall wird das DI-Signal 1A auf einen Pegel eingestellt, der angibt, dass die DRAM- Anordnung 3 keine Selbstauffrischfunktion aufweist. Das bewirkt, dass das UND-Gatter 15 aufhört, das BT-Signal zu erzeugen, wodurch bewirkt wird, dass der Auffrischvorgang-Triggersignalgenerator 13 das ROT-Signal 16 erzeugt. Dies führt dazu, dass der Speicherbackupvorgang unter Verwendung von CBR realisiert wird.
Der Vorgang wird weiter in Verbindung mit den Ablaufdiagrammen der 2 und 3 beschrieben.
Das Ablaufdiagramm der 2 veranschaulicht den Fall, in dem eine DRAM-Anordnung 3 mit Selbstauffrischfunktion verwendet wird. In diesem Ablaufdiagramm finden der übliche Speicherzugriffvorgang, der Auffrischvorgang durch CBR und der Speicherbackupvorgang durch Selbstauffrischfunktion in dieser Reihenfolge statt.
Man nehme an, dass das DRAM-Identifikationsmodusregister 12 einen logisch hohen "H"-Pegel enthält, der angibt, dass die DRAM-Anordnung 3 eine Selbstauffrischfunktion aufweist, und dass das PF-Signal einen logisch niedrigen "L"-Pegel aufweist, der angibt, dass die Stromversorgung normal ist. Das DRAM-Identifikationsmodusregister 12 wurde über das DIMS-Signal auf den "H"-Pegel eingestellt. In diesem Fall wird der übliche Speicherzugriffvorgang durchgeführt. Der DRAM-Taktsteuerabschnitt 2 empfängt das UOT-Signal 23, das von dem Speichersteuerabschnitt (nicht gezeigt) gesendet wird. Das UOT-Signal 23 wird als Eingabe an den RAS-Signalgenerator 21 und auch als Eingabe an den CAS-Signalgenerator 22 verwendet, wodurch bewirkt wird, dass die Generatoren 21 und 22 RAS-Signal 24 und CAS-Signal 25 ausgeben, von denen jedes dem normalen Speicherzugriff entspricht. Das RAS-Signal 24 und das CAS-Signal 25 werden der DRAM-Anordnung 3 zugeführt.
Anschließend empfängt der DRAM-Taktsteuerabschnitt 2 in einem Moment, wenn der Auffrischvorgang während des üblichen Betriebs angefordert wird, das ROT-Signal 16 von dem Auffrischvorgang-Triggersignalgenerator 13 in dem Auffrisch-/Backupsteuerabschnitt1. Das ROT-Signal 16 erscheint in regelmäßigen Abständen. Es wird als Eingabe an den RAS-Signalgenerator 21 und auch als Eingabe an den CAS-Signalgenerator 22 verwendet, wodurch bewirkt wird, dass die Generatoren 21 und 22 RAS-Signal 24 und CAS-Signal 25 ausgeben, von denen jedes dem CBR entspricht. Das RAS-Signal 24 und das CAS-Signal 25 werden der DRAM-Anordnung 3 zugeführt.
Als letztes verschiebt sich das PF-Signal 14 in dem Moment, wenn sich ein Stromausfall ereignet, auf einen logisch hohen "H"-Pegel, wodurch bewirkt wird, dass der Befehlssignalgenerator 11 im Auffrisch-/Backupsteuerabschnitt 1 das BC-Signal 19 erzeugt, das einen logisch hohen "H"-Pegel aufweist. Da den Eingaben das "H"-Pegel-DI-Signal 1A und das "H"-Pegel-BC-Signal 19aufgeprägt werden, stellt das UND-Gatter 15 als Ausgabe ein Signal mit einem logisch hohen "H"-Pegel bereit. Diese Ausgabe des UND-Gatters 15 wird dem Auffrischvorgang-Triggersignalgenerator 13 und auch dem DRAM-Taktsteuerabschnitt 2 als BT-Signal 17 zugeführt. Aufprägen des BT-Signals 17 auf den Auffrischvorgang-Triggersignalgenerator 13 bewirkt, dass dieser aufhört, das ROT-Signal zu erzeugen, das in regelmäßigen Abständen auftrat. Im DRAM-Taktsteuerabschnitt 2 wird das BT-Signal 17 als Eingabe an den RAS-Signalgenerator 21 und auch als Eingabe an den CAS-Signalgenerator 22 verwendet. Dies bewirkt, dass die Generatoren 21 und 22 das RAS-Signal 24 und das CAS-Signal 25 ausgeben, von denen jedes dem Selbstauffrischen entspricht. Das RAS-Signal 24 und das CAS-Signal 25 werden der DRAM-Anordnung 3 zugeführt.
Bezüglich des Stromverbrauchs durch die DRAM-Anordnung 3 während der oben erörterten drei Betriebmoden fällt der Stromverbrauch während des Selbstauffrischbetriebsmodus auf P/mehrere hundert (P/mehrere 100), wenn der Stromverbrauch während des normalen Speicherzugriffbetriebsmodus P ist. Der Stromverbrauch während des CBR-Betriebsmodus ist P. Es ist nun möglich, den Stromverbrauch während des Speicherbackupvorgangs beträchtlich zu senken.
Das Ablaufdiagramm der 3 veranschaulicht den Fall, dass die DRAM-Anordnung 3 keine Selbstauffrischfunktion aufweist. In diesem Ablaufdiagramm finden der übliche Speicherzugriffbetrieb, der Auffrischvorgang durch CBR und der Speicherbackupvorgang in dieser Reihenfolge statt.
Die üblichen Speicherzugriff- und Auffrischvorgänge in diesem Ablaufdiagramm sind die gleichen wie die im Ablaufdiagramm der 2. Der Kürze halber unterbleibt daher ihre detaillierte Beschreibung.
Das Ablaufdiagramm der 3 unterscheidet sich von dem der 2 nur im Auffrischbetrieb für den Speicherbackupbetrieb. Das DRAM-Identifikationsmodusregister 12 enthält einen logisch niedrigen "L"-Pegel, der angibt, dass die DRAM-Anordnung 3 keine Selbstauffrischfunktion aufweist.
Mit Bezug auf 3 verschiebt sich das PF-Signal 14 in dem Moment, wenn sich ein Stromausfall ereignet, auf einen logisch hohen "H"-Pegel, wodurch bewirkt wird, dass der Backupbefehlssignalgenerator 11 im Auffrisch-/Backupsteuerabschnitt1 das BC-Signal 19 erzeugt, das einen logisch hohen "H"-Pegel aufweist. Anders als in 2 wird das "L"-Pegel-DI-Signal 1A einer der Eingaben aufgeprägt, und das UND-Gatter 15 stellt ungeachtet des der anderen Eingabe aufgeprägten logischen Pegels ein Signal mit einem logisch niedrigen "L"-Pegel als Ausgang bereit. Daher wird das BT-Signal 17 ungültig, und der Auffrischvorgang-Triggersignalgenerator 13 gibt das ROT-Signal 16 weiterhin in regelmäßigen Abständen aus. Daher gibt der DRAM-Taktsteuerabschnitt 2 das RAS-Signal 24 und das CAS-Signal 25, von denen jedes der CBR-Auffrischung entspricht, selbst während des Speicherbackupbetriebs weiterhin aus. Das RAS-Signal 24 und das CAS-Signal 25 werden der DRAM-Anordnung 3 zugeführt. Der Stromverbrauch durch die DRAM-Anordnung 3 während dieses Vorgangs bleibt gleich und ist gleich P.

Claims

Computerspeichersteuerung für einen Speicher in Form eines DRAM (3), der eine Speicher-Backup-Funktion für den Fall eines Stromausfalls aufweist, wobei die Computerspeichersteuerung einen DRAM-Taktsteuerungsabschnitt (2) umfasst, der eingerichtet ist, einen Selbstauffrischtakt während eines Speicher-Backup-Modus zu erzeugen und den Selbstauffrischtakt an den DRAM (3) auszugeben, dadurch gekennzeichnet, dass – der DRAM-Taktsteuerungsabschnitt (2) außerdem eingerichtet ist, einen Auffrischtakt zu erzeugen, der sich von dem Selbstauffrischtakt während des Speicher-Backup-Modus unterscheidet und den Auffrischtakt an den DRAM (3) auszugeben, und – die Computerspeichersteuerung ein DRAM-Identifikationsmodus-Register (12) umfasst, um zu erfassen, ob DRAM mit oder ohne Selbstauffrischfunktion in Gebrauch ist, und ein entsprechendes DRAM-Identifikationssignal (1A) auszugeben, wobei, wenn das DRAM-Identifikationssignal (1A) anzeigt, dass DRAM mit Selbstauffrischung in Gebrauch ist, der Selbstauffrischtakt durch den DRAM-Taktsteuerungsabschnitt (2) erzeugt wird, während, wenn das DRAM-Identifikationssignal (1A) anzeigt, dass DRAM ohne Selbstauffrischung in Gebrauch ist, der Auffrischtakt, der sich von dem Selbstauffrischtakt unterscheidet, von dem DRAM-Taktsteuerungsabschnitt (2) erzeugt wird.
Computerspeichersteuerung nach Anspruch 1, umfassend einen Backup-Steuersignalgenerator (11), der ein Backup-Steuersignal (19) ausgibt, wobei der DRAM-Taktsteuerungsabschnitt (2) als Eingang ein Backup-Triggersignal (17), das sich aus dem Backup-Steuersignal (19) und dem DRAM-Identifikationssignal (1A) ergibt, und ein Auffrischvorgang-Triggersignal (16) empfängt, und einen Auffrischvorgang-Triggersignalgenerator (13), der als Eingang das Backup-Triggersignal (17) empfängt und das Auffrisch-Triggersignal (16) ausgibt, so dass der DRAM-Taktsteuerungsabschnitt (2), wenn er ein aktives Backup-Triggersignal (17) empfängt, einen Takt erzeugt, der dem Selbstauffrischungstakt entspricht, und wenn er ein aktives Auffrischvorgang-Triggersignal (16) empfängt, einen Auffrischtakt erzeugt, der sich von dem Selbstauffrischtakt unterscheidet.
Computerspeichersteuerung nach Anspruch 2, umfassend ein Logikgatter (15), das als Eingang das Backup-Steuersignal (19) und das DRAM-Identifikationssignal (1A) empfängt, wobei das Logikgatter (15) das Backup-Triggersignal (17) ausgibt.
Computerspeichersteuerung nach Anspruch 1, umfassend einen Stromausfall-empfindlichen Backup-Steuerungsabschnitt (1), der ein Backup-Triggersignal (17) ausgibt, wobei der DRAM-Taktsteuerungsabschnitt (2) als Eingabe das Backup-Triggersignal (17) erhält, und einen Auffrischvorgang-Triggersignalgenerator (13), der üblicherweise während Takten, in denen das Backup-Triggersignal (17) nicht empfangen wird, ein Auffrisch-Triggersignal (16) ausgibt, wobei der Auffrisch-Triggersignalgenerator (13) als Eingang das Backup-Triggersignal (17) empfängt und so betreibbar ist, dass er das Ausgeben des Auffrisch-Triggersignals (16) in Takten, in denen das Backup-Triggersignal (17) empfangen wird, verhindert.