JPH02310886A - メモリリフレッシュ制御方式 - Google Patents
メモリリフレッシュ制御方式Info
- Publication number
- JPH02310886A JPH02310886A JP1132396A JP13239689A JPH02310886A JP H02310886 A JPH02310886 A JP H02310886A JP 1132396 A JP1132396 A JP 1132396A JP 13239689 A JP13239689 A JP 13239689A JP H02310886 A JPH02310886 A JP H02310886A
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- JP
- Japan
- Prior art keywords
- cpu
- refresh
- circuit
- refresh control
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- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリリフレッシュ制御方式に関する。
記憶装置におけるＤＲＡＭの記憶情報は動的で過渡的な
記憶方式であるため周期的にリフレッシュを行う必要が
ある。従来、この種の記憶装置においては、一定期間毎
にＣＰＵに対しリフレッシュ要求を出力しＣＰＵの処理
を停止させ、リフレッシュサイクルを実行するように構
成されている。 “ 第３図は従来の一例を示すブロック図である。
記憶方式であるため周期的にリフレッシュを行う必要が
ある。従来、この種の記憶装置においては、一定期間毎
にＣＰＵに対しリフレッシュ要求を出力しＣＰＵの処理
を停止させ、リフレッシュサイクルを実行するように構
成されている。 “ 第３図は従来の一例を示すブロック図である。
゛第３図に示すメモリリフレッシュ制御方式は、タイミ
ング発生回路２により一定期間毎にＣＰＵ１の処理を停
止させその停止期−にリラレッシュ制御回路３によりリ
フレッシュが実行される。
ング発生回路２により一定期間毎にＣＰＵ１の処理を停
止させその停止期−にリラレッシュ制御回路３によりリ
フレッシュが実行される。
ＣＰＵＩの停止要求信号は第４−図に示すような波形で
、この信号がＣＰＵＩに入力されるとＣＰＵＩは現在実
行中の処理を終了後、ＣＰＵ停止要求信号が無くなるま
で、ＣＰ″Ｕ“停止許可信号を出力し、リフルッシュ制
−回路３はこのＣＰＵ停止区間においてリフレッシュの
為の所要の制御信号をメモリに出力することによりＣＰ
Ｕがメモリアクセス期間にリフレッシュサイクルが行わ
れてエラーを発生することを防止している。
、この信号がＣＰＵＩに入力されるとＣＰＵＩは現在実
行中の処理を終了後、ＣＰＵ停止要求信号が無くなるま
で、ＣＰ″Ｕ“停止許可信号を出力し、リフルッシュ制
−回路３はこのＣＰＵ停止区間においてリフレッシュの
為の所要の制御信号をメモリに出力することによりＣＰ
Ｕがメモリアクセス期間にリフレッシュサイクルが行わ
れてエラーを発生することを防止している。
従来のメモリリフレッシュ制御方式は、リフレッシュに
際して一定期間毎にリフレッシュ要求をＣＰＵに対して
出力しＣＰＵの処理を停止させリフレッシュサイクルを
実行させる為ＣＰＵの命令処理時間は、その分遅くなる
という欠点があった。
際して一定期間毎にリフレッシュ要求をＣＰＵに対して
出力しＣＰＵの処理を停止させリフレッシュサイクルを
実行させる為ＣＰＵの命令処理時間は、その分遅くなる
という欠点があった。
本発明の目的は上記の欠点を改善してリフレッシュサイ
クルの実行をＣＰＵが記憶装置以外のアクセスサイクル
中の空き時間に行うことによりＣＰＵが処理を停止する
時間を最少限にしＣＰＵの命令処理時間を向上させるこ
とにある。
クルの実行をＣＰＵが記憶装置以外のアクセスサイクル
中の空き時間に行うことによりＣＰＵが処理を停止する
時間を最少限にしＣＰＵの命令処理時間を向上させるこ
とにある。
本発明のメモリリフレッシュ制御方式は、ＤＲＡＭで構
成されたメモリとそれらメモリのアクセスサイクル以外
のサイクルでリフレッシュ制御を行う為の検出回路、又
一定期間以上メモリアクセスサイクル以外のサイクルが
発生しなかった場合ＣＰＵの処理を停止させる制御信号
及びＤＲＡＭの規格内でリフレッシュを行う制御信号を
出力するタイミング発生回路と前記検出回路とタイミン
グ発生回路の内容によりリフレッシュ制御信号をメモリ
に供給するリフレッシュ制御回路とを備えることによっ
て構成される。
成されたメモリとそれらメモリのアクセスサイクル以外
のサイクルでリフレッシュ制御を行う為の検出回路、又
一定期間以上メモリアクセスサイクル以外のサイクルが
発生しなかった場合ＣＰＵの処理を停止させる制御信号
及びＤＲＡＭの規格内でリフレッシュを行う制御信号を
出力するタイミング発生回路と前記検出回路とタイミン
グ発生回路の内容によりリフレッシュ制御信号をメモリ
に供給するリフレッシュ制御回路とを備えることによっ
て構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の記憶装置のブロック図、第
２図はその動作を説明するための波形図である。
２図はその動作を説明するための波形図である。
第１図において検出回路５はＣＰＵメモリアクセス以外
のサイクルを検出し、検出信号をタイミング発生回路２
及びリフレッシュ制御回路３に供給する。
のサイクルを検出し、検出信号をタイミング発生回路２
及びリフレッシュ制御回路３に供給する。
タイミング発生回路２では検出信号が入力されると内容
がクリアされ、再びそこからカウントを始め、ある期間
ＣＰＵメモリアクセス以外のサイクルが発生しなかった
場合ＣＰＵＩを強制的に停止させリフレッシュを行う為
の制御信号をリフレッ・シュ制御回路３及びＣＰＵＩに
供給する。
がクリアされ、再びそこからカウントを始め、ある期間
ＣＰＵメモリアクセス以外のサイクルが発生しなかった
場合ＣＰＵＩを強制的に停止させリフレッシュを行う為
の制御信号をリフレッ・シュ制御回路３及びＣＰＵＩに
供給する。
リフレッシュ制御回路３では、検出回路５及びタイミン
グ発生回路２の内容によりＤＲＡＭで構成されるメモリ
４に対し所要のタイミングでリフレッシュ制御信号を供
給する。
グ発生回路２の内容によりＤＲＡＭで構成されるメモリ
４に対し所要のタイミングでリフレッシュ制御信号を供
給する。
この時の信号波形は第２図の如く工１０アクセス等、メ
モリアクセス以外のサイクルを検出回路５で検出しこれ
をリフレッシュ制御回路３に伝えメモリ４に対し所要の
タイミングでリフレッシュ制御信号を供給する。
モリアクセス以外のサイクルを検出回路５で検出しこれ
をリフレッシュ制御回路３に伝えメモリ４に対し所要の
タイミングでリフレッシュ制御信号を供給する。
この時検出回路５からの検出信号によりタイミング発生
回路２の内容はクリアされ再びカウントを始めある期間
メモリアクセス以外のサイクルが発生しなかった場合に
備える役目を持つ。
回路２の内容はクリアされ再びカウントを始めある期間
メモリアクセス以外のサイクルが発生しなかった場合に
備える役目を持つ。
これによりメモリアクセス以外の空き時間にＣＰＵＩの
、処理を停止することなく極力リフレッシュを行うため
その分ＣＰＵＩが処理を停止する時間が短くなりＣＰＵ
Ｉの処理速度を向上することができる。
、処理を停止することなく極力リフレッシュを行うため
その分ＣＰＵＩが処理を停止する時間が短くなりＣＰＵ
Ｉの処理速度を向上することができる。
本発明は、ＣＰＵが停止する時間を最少限にすることが
できＣＰＵの命令処理時間を向上させる効果がある。
できＣＰＵの命令処理時間を向上させる効果がある。
図面の簡単な説明
第１図は本発明の一実施例を示すブロック図、。
第２図は第１図に示すメモリリフレッシュ制御方式の動
作を示すタイムチャート、第３図は従来の一例を示すブ
ロック図、−第４図は従来例の動作を示すタイムチャー
トである。
作を示すタイムチャート、第３図は従来の一例を示すブ
ロック図、−第４図は従来例の動作を示すタイムチャー
トである。
１・・・ＣＰＵ、２・・・タイミング発生回路、３・・
・リフレッシュ制御回路、４・・・メモリ、５・・・検
出回路。
・リフレッシュ制御回路、４・・・メモリ、５・・・検
出回路。
Claims (1)
- ＤＲＡＭで構成される記憶装置と、記憶装置以外のアク
セスを検出する検出回路と、一定期間以上記憶装置以外
のアクセスが無い場合ＣＰＵの処理を強制的に停止させ
リフレッシュを実行させるタイミング発生回路と、前記
検出回路、タイミング発生回路の内容によりリフレッシ
ュに必要な制御信号を出力する制御回路とを備えること
を特徴とするメモリリフレッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132396A JPH02310886A (ja) | 1989-05-24 | 1989-05-24 | メモリリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132396A JPH02310886A (ja) | 1989-05-24 | 1989-05-24 | メモリリフレッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310886A true JPH02310886A (ja) | 1990-12-26 |
Family
ID=15080413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132396A Pending JPH02310886A (ja) | 1989-05-24 | 1989-05-24 | メモリリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02310886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184861A (ja) * | 1999-11-23 | 2001-07-06 | Robert Bosch Gmbh | Ｄｒａｍのリフレッシュ方法及びマイクロコントローラ |
-
1989
- 1989-05-24 JP JP1132396A patent/JPH02310886A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184861A (ja) * | 1999-11-23 | 2001-07-06 | Robert Bosch Gmbh | Ｄｒａｍのリフレッシュ方法及びマイクロコントローラ |
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