JPS6057595A - ダイナミツクｒａｍリフレツシユ制御装置 - Google Patents
ダイナミツクｒａｍリフレツシユ制御装置Info
- Publication number
- JPS6057595A JPS6057595A JP58166410A JP16641083A JPS6057595A JP S6057595 A JPS6057595 A JP S6057595A JP 58166410 A JP58166410 A JP 58166410A JP 16641083 A JP16641083 A JP 16641083A JP S6057595 A JPS6057595 A JP S6057595A
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- JP
- Japan
- Prior art keywords
- signal
- address
- output
- counter
- cpu
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はコンパレータの中央処理装置（ＣＰＵ）停止
時にダイナミックＲＡＭのリフレッシュを行うダイナミ
ックＲＡＭリフレッシュ制御装置に関するものである。
時にダイナミックＲＡＭのリフレッシュを行うダイナミ
ックＲＡＭリフレッシュ制御装置に関するものである。
従来例の構成とその問題点
近年、電子計算機の発達に伴いソフトウェアデバッグの
必要性も大きく表り、そのサポートの一部はハードウェ
アの役割となりつつある。
必要性も大きく表り、そのサポートの一部はハードウェ
アの役割となりつつある。
ソフトウェア・デバッグ装置の一例として、プログラム
のステップ実行がある。第１図に示されるような過程で
１ステツプずつ実行される。
のステップ実行がある。第１図に示されるような過程で
１ステツプずつ実行される。
一方、コンピュータのメモリとしてダイナミックＲＡＭ
を用いた場合は、一定時間毎にメモリの元型（以下、リ
フレッシュという）を行わなければならない。
を用いた場合は、一定時間毎にメモリの元型（以下、リ
フレッシュという）を行わなければならない。
７８０等の一部のＣＰＵは、命令実行サイクル中にリフ
レッシュ・アドレス（どこのメモリのブロックのりフレ
ッシーを行うかを決定する）を出力し、前記命令実行サ
イクル中にリフレッシュを行う。
レッシュ・アドレス（どこのメモリのブロックのりフレ
ッシーを行うかを決定する）を出力し、前記命令実行サ
イクル中にリフレッシュを行う。
しかし、第１図に示されるようなプログラムの１ステッ
プ夫行を行う場合、ＣＰＵに対しウェイト（ＷＡＩＴ）
信号をかけて一時動作を停止させるため、メモリのリフ
レッシュができなくなる。したがって、従来においては
、プログラムの１ステップ実行を行う場合はメモリにダ
イナミックＲＡＭを用いることができなかった。
プ夫行を行う場合、ＣＰＵに対しウェイト（ＷＡＩＴ）
信号をかけて一時動作を停止させるため、メモリのリフ
レッシュができなくなる。したがって、従来においては
、プログラムの１ステップ実行を行う場合はメモリにダ
イナミックＲＡＭを用いることができなかった。
発明の目的
この発明は上記従来の問題点を解消するもので、プログ
ラムの１ステップ央行を行っているときには、直前の犬
行サイクル時のＣＰＵからのリフレッシュロアドレスを
１つカウントアツプし、リフレッシュを行い、さらにこ
の動作をＣＰＵへのウェイト信号が解除されるまで続け
て、ダイナミックＲＡＸｆの内容を保護することができ
るダイナミックＲＡＭリフレッシュ制御装置を提供する
ことを目的とする。
ラムの１ステップ央行を行っているときには、直前の犬
行サイクル時のＣＰＵからのリフレッシュロアドレスを
１つカウントアツプし、リフレッシュを行い、さらにこ
の動作をＣＰＵへのウェイト信号が解除されるまで続け
て、ダイナミックＲＡＸｆの内容を保護することができ
るダイナミックＲＡＭリフレッシュ制御装置を提供する
ことを目的とする。
発明の構成
この発明のダイナミックＲＭ（リフレッシュ制御装置ハ
、ｚ ｓ ｏ等のメモリ・リフレッシュ機能ヲ有したＣ
ＰＵからのリフレッシュ・アドレスヲ記憶スルアドレス
・ヲ・ソチと、リフレッシュ書アドレスヲ指示スるアド
レス・カウンタと、アドレス・カウンタにカウントのタ
イミングを指示するカウンタ・コントローラと、アドレ
ス・リッチとアドレス・カウンタの内容ヲ比４’３ｆ’
ｆル：＝ｒンハレータを備えたものである。さらに詳し
く込うと、前記アドレスカウンタは、前記リフレッシュ
・アドレスを入力して、前記ＣＰＵへのウェイト信号が
ないときにはそのリフレッシュ・アドレスをそのまま出
力し、ウェイト信号があるときには前記カウンタ・コン
トローラからのカウントアツプ信号によって前記リフレ
ッシュ・アドレスを出力するものである。前記カウンタ
・コントローラは、前記ウェイト信号をＣＰＵへ出力し
、ウェイト信号が所定時間以上継続するときには前記カ
ウンタ・コントローラにカウントアツプ信号を所定時間
おきにくり返し出力し、ウェイト信号の入力がなくな夛
かつ前記コンパレータから一致信号を入力したときにＣ
ＰＵヘウェイト解除信号を出力するものである。
、ｚ ｓ ｏ等のメモリ・リフレッシュ機能ヲ有したＣ
ＰＵからのリフレッシュ・アドレスヲ記憶スルアドレス
・ヲ・ソチと、リフレッシュ書アドレスヲ指示スるアド
レス・カウンタと、アドレス・カウンタにカウントのタ
イミングを指示するカウンタ・コントローラと、アドレ
ス・リッチとアドレス・カウンタの内容ヲ比４’３ｆ’
ｆル：＝ｒンハレータを備えたものである。さらに詳し
く込うと、前記アドレスカウンタは、前記リフレッシュ
・アドレスを入力して、前記ＣＰＵへのウェイト信号が
ないときにはそのリフレッシュ・アドレスをそのまま出
力し、ウェイト信号があるときには前記カウンタ・コン
トローラからのカウントアツプ信号によって前記リフレ
ッシュ・アドレスを出力するものである。前記カウンタ
・コントローラは、前記ウェイト信号をＣＰＵへ出力し
、ウェイト信号が所定時間以上継続するときには前記カ
ウンタ・コントローラにカウントアツプ信号を所定時間
おきにくり返し出力し、ウェイト信号の入力がなくな夛
かつ前記コンパレータから一致信号を入力したときにＣ
ＰＵヘウェイト解除信号を出力するものである。
さらに前記コンパレータは、前記アドレス・ラッチの出
力と前記アドレス・カウンタの出力を比較して、ウェイ
ト信号があるときの前記アドレス・カウンタの出力の際
には前記両出力の不一致により出力せず、その後のウェ
イト信号の入力停止により前記アト１／ス・カウンタの
出力が停止した際には前記両出力の一致により前記カウ
ンタ・コントローラに一致信号を出力するものである。
力と前記アドレス・カウンタの出力を比較して、ウェイ
ト信号があるときの前記アドレス・カウンタの出力の際
には前記両出力の不一致により出力せず、その後のウェ
イト信号の入力停止により前記アト１／ス・カウンタの
出力が停止した際には前記両出力の一致により前記カウ
ンタ・コントローラに一致信号を出力するものである。
すなわち、ＣＰＵ停止時にウェイト信号を入力してアド
レス・カウンタにカウントアツプ信号全出力し、アドレ
ス・カウンタの出力を、ダイナミックＲＡＭのりフレッ
シー・アドレスとして使用することにより、ＣＰＵの停
止時に自動的にダイナミックＲＡＭのリフレッシュを行
うことができる。
レス・カウンタにカウントアツプ信号全出力し、アドレ
ス・カウンタの出力を、ダイナミックＲＡＭのりフレッ
シー・アドレスとして使用することにより、ＣＰＵの停
止時に自動的にダイナミックＲＡＭのリフレッシュを行
うことができる。
実施例の説明
第２図はこの発明の一実権例のダイナミックＲＡＭリフ
レッシ−制御装置のブロック図を示す。第２図において
、１はアドレス・ラッチ、２はアドレス・カウンタ、３
はカウンターコントローラ、４はコンパレータである。
レッシ−制御装置のブロック図を示す。第２図において
、１はアドレス・ラッチ、２はアドレス・カウンタ、３
はカウンターコントローラ、４はコンパレータである。
第２図の左側はＣＰＵと接続され、右側はメモリへ接続
される。
される。
以上のように構成された本実施例のダイナミックＲＡＭ
！Ｊフレッシュ制御装置にっｂて、以下その動作を説
明する。
！Ｊフレッシュ制御装置にっｂて、以下その動作を説
明する。
ダイナミックＲＡＭのリフレッシュは通常、ＣＰＵの命
令フェッチサイクルの後に行われる。アドレス・ラッチ
１はＣＰＵから出力されるリフレッシュ・アドレス５を
常に監視し、同じ＜ ＣＰＵからのリフレッシュ同期信
号６によってこれをラッチする。
令フェッチサイクルの後に行われる。アドレス・ラッチ
１はＣＰＵから出力されるリフレッシュ・アドレス５を
常に監視し、同じ＜ ＣＰＵからのリフレッシュ同期信
号６によってこれをラッチする。
このリフレッシュ。アドレス情報はアドレス・カウンタ
２にも入力され、さらにメモリもしくは周辺機２ｇから
のウェイト信号１１がない場合はそのままりフレソシー
・アドレＸ’９として出力される。
２にも入力され、さらにメモリもしくは周辺機２ｇから
のウェイト信号１１がない場合はそのままりフレソシー
・アドレＸ’９として出力される。
同時にリフレッシュ同期信号６もリフレッシュ信号１０
として出力される。したがってこの場合は、従来のマイ
クロ・コンピュータでのメモリ・リフレッシュの方法と
同様にして行われ、ＣＰＵのクロック信号に同期して行
われる。この場合のＣＰＵの動作の様子を＠３図に示す
。
として出力される。したがってこの場合は、従来のマイ
クロ・コンピュータでのメモリ・リフレッシュの方法と
同様にして行われ、ＣＰＵのクロック信号に同期して行
われる。この場合のＣＰＵの動作の様子を＠３図に示す
。
また、従来のものにおいて、ＣＰＵに対しウェイト信号
を送出し、ＣＰＵの動作を停止したときの様子を第４図
に示す。この場合、通常のマシンサイクルの後にウェイ
トサイクルＴｗが入り、その直前のサイク／ｌ／Ｔ お
よび各ウェイトサイクｌｖＴｗでウニイトを検出するも
のであるが、リフｖツシュハロウレペルＬを保ったまま
であって出力されない。
を送出し、ＣＰＵの動作を停止したときの様子を第４図
に示す。この場合、通常のマシンサイクルの後にウェイ
トサイクルＴｗが入り、その直前のサイク／ｌ／Ｔ お
よび各ウェイトサイクｌｖＴｗでウニイトを検出するも
のであるが、リフｖツシュハロウレペルＬを保ったまま
であって出力されない。
つまりダイナミックＲＡＭのリフレッシュＵｆｒｂれな
い。
い。
これに対し、この発明の上記実施例の場合は第５図に示
すように動作する。すなわち、カウンタ・コントローラ
３は、クロック信号ｉ２の周期ノ既定の回数以上の間（
図中、Ｔの間）ウェイト（δ８１１が出力されていれば
、アドレス・カウンタ２に対してリフレッシュ・アドレ
ス５０カウントアツプ信号１２を入力し、リフレッシュ
・アドレス９とリフレッシュ信号１０の出力を指令する
。
すように動作する。すなわち、カウンタ・コントローラ
３は、クロック信号ｉ２の周期ノ既定の回数以上の間（
図中、Ｔの間）ウェイト（δ８１１が出力されていれば
、アドレス・カウンタ２に対してリフレッシュ・アドレ
ス５０カウントアツプ信号１２を入力し、リフレッシュ
・アドレス９とリフレッシュ信号１０の出力を指令する
。
さらにウェイト信号１１がつづく限り、クロック信１１
．２により、１マシンサイクルのりフレッシュ終了の後
カウントアツプし、次のリフレッシュ・アドレス９を指
示する。
．２により、１マシンサイクルのりフレッシュ終了の後
カウントアツプし、次のリフレッシュ・アドレス９を指
示する。
また、コンパレータ４は常にアドレス・ラッチ１とアド
レス・カウンタ２の内容を比較しており、アドレス・カ
ウンタ２からリフレッシュ・アドレス９が出力されたと
きには不一致となる。したがって、コンパレータ４から
はカウンタ・コントローラ３への指令はない。
レス・カウンタ２の内容を比較しており、アドレス・カ
ウンタ２からリフレッシュ・アドレス９が出力されたと
きには不一致となる。したがって、コンパレータ４から
はカウンタ・コントローラ３への指令はない。
ウェイト信号１１がなくなると、カウンタ・コントロー
ラ３からアドレス・カウンタ２に対するカウンＦアップ
信号も終了し、アドレス・カウンタ２からのりフレソシ
二・アドレス′９の出力も停止する。この結果、コンパ
レータ４においてアドレス・ラッチ１からの入力とアド
レス・カウンタ２からの入力とが一致し、コンパレータ
４はカウンタ・コントローラ３に対してタイムラグＴ工
ののち一致信号１３を出力する。カウンタ・コントロー
ラ３は入力された一致信号１３に基づきタイムラグＴ２
ののちＣＰＵに対してウェイト解除信号８を出力する。
ラ３からアドレス・カウンタ２に対するカウンＦアップ
信号も終了し、アドレス・カウンタ２からのりフレソシ
二・アドレス′９の出力も停止する。この結果、コンパ
レータ４においてアドレス・ラッチ１からの入力とアド
レス・カウンタ２からの入力とが一致し、コンパレータ
４はカウンタ・コントローラ３に対してタイムラグＴ工
ののち一致信号１３を出力する。カウンタ・コントロー
ラ３は入力された一致信号１３に基づきタイムラグＴ２
ののちＣＰＵに対してウェイト解除信号８を出力する。
これによって、ＣＰＵは第３図に示す通常の・動作状態
に復帰する。
に復帰する。
なお、この例においてリフレッシュ期間を１マシンサイ
クルとしたが、このリフレッシュ期間はメモリの応答速
度に合わせて、適宜に時間設定を行えばよく、１マシン
サイクルに限らなくともよい。
クルとしたが、このリフレッシュ期間はメモリの応答速
度に合わせて、適宜に時間設定を行えばよく、１マシン
サイクルに限らなくともよい。
ウェイト信号１１の継続時間が長いときは、第５図に示
す動作によシ全メモリ空間に対してリフレッシュが行わ
れ、また初期値のリフレッシュ・アドレス５から繰り返
してリフレッシ−が行われるが、ウェイト信号１１の継
続時間が短いときは一部のメモリ空間に対してだけ第５
図に示す動作のり７レツシーが行われ、あとは第３図に
示す動作のリフレッシ−が行われる。
す動作によシ全メモリ空間に対してリフレッシュが行わ
れ、また初期値のリフレッシュ・アドレス５から繰り返
してリフレッシ−が行われるが、ウェイト信号１１の継
続時間が短いときは一部のメモリ空間に対してだけ第５
図に示す動作のり７レツシーが行われ、あとは第３図に
示す動作のリフレッシ−が行われる。
以上のように本突施例によれば、アドレス・ラッチ１．
アドレス。カウンタ２．カウンターコントロー＝ｙ３．
コンパレータ４の各手段を設ケルコとにより、ＣＰＵ停
止時のダイナミックＲＡＭのリフレッシュを連続して行
うことができる。
アドレス。カウンタ２．カウンターコントロー＝ｙ３．
コンパレータ４の各手段を設ケルコとにより、ＣＰＵ停
止時のダイナミックＲＡＭのリフレッシュを連続して行
うことができる。
発明の効果
この発明のダイナミックＲＡＭリフレッシュ制御装置に
よれば、アドレス・ラッチ、アドレス・カウンタ。カウ
ンタ・コントローラ、コンパレータを設けることによシ
、簡４′ＬにダイナミックＲＡＭのリフレッシュをＣＰ
Ｕ動作停Ｌｌ：に引きつづき連続して行うことができる
という効果があシ、その実用的効果は大きい。
よれば、アドレス・ラッチ、アドレス・カウンタ。カウ
ンタ・コントローラ、コンパレータを設けることによシ
、簡４′ＬにダイナミックＲＡＭのリフレッシュをＣＰ
Ｕ動作停Ｌｌ：に引きつづき連続して行うことができる
という効果があシ、その実用的効果は大きい。
第１図はデバッグすべきプログラムの１ステップ実行を
示すフローチャート、第２図はこの発明の−ＷＩ４例の
ダイナミックＲＡＭリフレッシュ制御装置のブロック図
、第３図は通常のＣＰＵの実行グイムチヤード、第４図
は通常のＣＰＵでウェイト要求があったときのタイムチ
ャート、第５図は第２図の実施例の全体的動作を示すタ
イムチャートである。 １・・・アドレス・ラッチ、２・・・アドレス・カウン
タ、３・・カウンタ・コントローラ、４・・・コンパレ
ーク、５・・・リフレッシュ・アドレス、７・・・ウェ
イト信号、８・・・ウェイト解除信号、９・・・リフレ
ッシュ・アドレス′、１０・・・リフレッシュ［ｔ、１
１・・・ウェイト信号、１２・・・カウントアツプ信号
、１３・・・一致信号 第１図
示すフローチャート、第２図はこの発明の−ＷＩ４例の
ダイナミックＲＡＭリフレッシュ制御装置のブロック図
、第３図は通常のＣＰＵの実行グイムチヤード、第４図
は通常のＣＰＵでウェイト要求があったときのタイムチ
ャート、第５図は第２図の実施例の全体的動作を示すタ
イムチャートである。 １・・・アドレス・ラッチ、２・・・アドレス・カウン
タ、３・・カウンタ・コントローラ、４・・・コンパレ
ーク、５・・・リフレッシュ・アドレス、７・・・ウェ
イト信号、８・・・ウェイト解除信号、９・・・リフレ
ッシュ・アドレス′、１０・・・リフレッシュ［ｔ、１
１・・・ウェイト信号、１２・・・カウントアツプ信号
、１３・・・一致信号 第１図
Claims (1)
- 中央処理装置（ＣＰＵ ）から出力されるリフレッシュ
・アドレスヲ記憶スるアドレス・ラッチと、前記リフレ
ッシュ・アドレスを入力して前記ＣＰＵへのウェイト信
号がないときにはそのリフレッシュ・アドレスをそのま
ｔ出力しウェイト信号があるときには後記カウンタ・コ
ントローラからのカウントアツプ信号によって前記リフ
レッシュ・アドレスを出力するアドレス・カウンタと、
前記ウェイト信号をＣＰＵへ出力しウェイト信号が所定
時間以上継続するときには前記カウンタ・コントローラ
にカウントアツプ信号を所定時間おきにくり返し出力し
ウェイト信号の入力がなくな夛かつ後記コンパレータか
ら一致信号を入力したときにＣＰＵヘウェイト解除信号
を出力するカウンタ・コントローラと、前記アドレス・
ラッチの出力と前記アドレス・カウンタの出力を比較し
てウェイト信号があるときのｉＭ記子アドレスカウンタ
の出力の際には前記再出力の不一致によフ出力せずその
後のウェイト信号の入力停止により前記アドレス・カウ
ンタの出力が停止した際には前記再出力の一致により前
記カウンタ・コントローラに一致信号を出力するコンパ
レータとを備えたダイナミックＲＡＭリフレッシュ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166410A JPS6057595A (ja) | 1983-09-08 | 1983-09-08 | ダイナミツクｒａｍリフレツシユ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166410A JPS6057595A (ja) | 1983-09-08 | 1983-09-08 | ダイナミツクｒａｍリフレツシユ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057595A true JPS6057595A (ja) | 1985-04-03 |
Family
ID=15830899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166410A Pending JPS6057595A (ja) | 1983-09-08 | 1983-09-08 | ダイナミツクｒａｍリフレツシユ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057595A (ja) |
-
1983
- 1983-09-08 JP JP58166410A patent/JPS6057595A/ja active Pending
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