JPH02210932A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、制御装置、特に複数の入出力装置を制御する
制御装置に関する。

（従来の技術） 従来、マイクロプロセッサを用いた制御装置においては
、各種の入出力装置を中央処理装置（以下、ＣＰＵとい
う、）に接続し、入出力装置の状態をＣＰＵが調べ、Ｃ
ＰＵは入出力装置の状態に応じて、入出力装置のデータ
を読取って、主記憶装置（以下、ＭＥＭと略す。）に格
納したり（これを入力動作という、）、逆にＭＥＭのデ
ータを入出力装置に書込んだり（これを出力動作という
、）シてデータの入出力を行なっている。

近年は、ＬＳＩ化と制御技術の進歩により、割込方式、
ダイレクトメモリアクセスコントローラ（以下、ＤＭＡ
Ｃという。）等が一般的に使用されるようになり、入出
力装置制御のために、ＣＰＵが関与する割合が著しく減
少している。

このような割込方式とＤＭＡＣを用いて多くの入出力装
置を制御している従来例を第２図に示す。

第２図は、従来の制御装置の一例を示し、特に４つの回
線Ａ−Ｄからのシリアル入力データをＭＥＭ上に電文と
して編集格納する場合を示している。

同図において、１はＣＰＵ、２はＭＥＭ、３はＤＭＡＣ
，４〜７はシリアルデータを受信してパラレルデータに
変換する、ＬＳＩを用いた送受信部（以下、ＴＲＣとい
う、）、１２はオアゲートである。

第３図は第２図のＣＰＵの処理プログラム例を示す図で
ある。

以下に、第２図におりる受信の場合の制御動作について
第３図を併用して説明する。

先ず、受信要求が発生すると、ＣＰＵ１のスケジューラ
が受信起動処理を行なう。

受信起動の中で、ｃ　ｐ　ｕ　ｉは、ＭＥＭ２の受信電
文エリアをクリア１ノた上で、各回線Ａ−Ｄに対応して
受信エリアｍ　ａ　ｗ　ｍ　ｄを割り当て、ＤＭＡＣ５
にその先頭アドレスを指示し、動作可能とした上で、Ｔ
ＲＣ４〜７に起動をかける。この状態で、六回線より受
信電文フレームが入力された場合、ＴＲＣ４は１バイト
分のデータを受信する毎に、ダイレクトメモリアクセス
要求（以下、ＤＭＡ要求という。）信号線２１を通して
ＤＭＡＣ５に転送を依頼する。ＤＭＡＣ５は、このＤＭ
Ａ要求を認識すると、内部バス２７とシステムバス２０
を接続してＴＲＣ４とＭＥＭ２のバスを形成し、ＴＲＣ
４から読出した受信データの１バイト分データを六回線
用受信エリアｍａの先頭アドレスに転送し、ＤＭＡＣ内
のアドレスを＋１する。このように電文を順次ＭＥＭ２
の受信エリアｍａに格納していくが、ＴＲＣ４が電文の
終結を判断する（第４図（ａ）のフラグＦを受信するこ
と）と、受信終結したことを割込信号線２２をオンする
ことにより、割込信号により通知する。この場合割込信
号はオアゲート１２を介して割込信号線２３を通りＣＰ
Ｕ１に通知される。そして、ＣＰＵ　ｌでは、第３図に
おける割込処理ルーチンが起動される。ＣＰＵ１は割込
みの発生元がＴＲＣ４であり、割込みの原因が正常受信
終了によるものであることを、システムバス２０゜内部
バス２７を経由してＴＲＣ４〜７をアクセスして知る。

この後、ｃｐｕ　ｉは次の電文受信に備えてバッファ切
替を行なう、具体的にはＤＭＡＣ５をＴＲＣ４に対して
は動作禁止とし、ＭＥＭ２内の六回線用受信エリア　ｍ
　ａを、新しいエリアｎａとし、その先頭アドレスをＤ
ＭＡＣ５に指示してＤＭＡＣ５をＴＲＣ４に対して再度
動作可能とする。ＴＲＣ４は受信停止を指示していない
ので、次の電文が来ると、ＣＰＵ　１の動作に関係なく
自動的受信を行ない、前述した手順でＭＥＭ２の新しい
エリアｎａに転送される。

一方、ＣＰＵ　１は、バッファ切替を完了すると、受信
エリアｍａ内の受信済電文について、送信順序番号や受
信順序番号等をチエツクする低レベルプロトコルの処理
を行ない、問題がなければ、高レベルプロトコル処理を
行なうためのタスクを生成して、割込処理ルーチンを抜
ける。その後ＣＰＵ　１のスケジューラでは、このタス
クを弓き継いで後の処理を行なう、ここで、高レベルプ
ロトコル処理とは、パケット順序制御のようなより上位
レベルの処理のことをいう。

以上、回線Ａについて、その動作を説明したが、実際に
は多回線分の動作が平行して非同期Ｇ：’行なわれてい
る。

（発明が解決しようとする課題） しかしながら、上述した従来の制御装置による処理にお
いては、次のような問題がある。以下、第４図を用いて
説明する。

第４図は、第２図における処理時間タイム≠ヤードであ
る。第４図（ａ）は、同期方式がフレーム同期方式で、
フラグＦ”を共用したフレーム１とフレーム２を連続し
て受信した場合を示している。同図（ｂ）は、第２図の
ＤＭＡ要求線２１上のＤＭＡ要求信号が図示のように３
バイト分遅れて発生していることを示しており、またフ
レームの受信終了割込み（ＩＮＴ）がフレーム１の終結
フラグＦ”を受信した後に発生し、第３図の割込処理ル
ーチンが起動されることを示している。また、第４図（
Ｃ）〜（ｅ）は夫々同図（ａ）のタイプの電文受信（フ
レームの連続受信）が六回線のみ発生した時、Ａ−Ｃの
３回線同時に発生した時、Ａ−Ｄの４回線同時に発生し
た時のタイムチャートである。

ＣＰＵ　１の処理プログラムは第３図で示されるが、こ
こで、バッファ切替完了までの時間なＴ、バッファ切替
完了後割込処理ルーチンを抜けるまでの時間をｔとする
。そして、Ｔの時間は、前の電文の受信終了から次の電
文を正常に受信するための準備の期間（以下、バッファ
切替時間という、）であり（ステップＳｔ、Ｓ２）、こ
のバッファ切替処理が完了する以前に次の電文が受信さ
れると、次の電文は正常に受信ができないため急いで処
理する必要がある。もし、バッファ切替処理が遅れた場
合、前の電文と次の電文が受信電文領域に連続して格納
され、電文の区切りが判からないため、受信完了した前
の電文にまでも影響を与えてしまう（処理対象電文長を
間違えてしまう）ことになる。

一方、ｔの時間は次の電文がいつ来ても受信できる時間
であり、プロトコルの基本的な処理に必要な時間（以下
、基本処理時間という、）である（ステップ＄３〜Ｓ６
）。

Ｔの時間に行なわれるバッファ切替は、ＴＲＣの正常受
信終了割込で起動されるが（ステップＳｌ、Ｓ２）、次
のフレームの“Ａ“の転送要求が発生するまでのτの時
間（処理許容時間）内に終了する必要がある［第４図（
ｂ）］、これは、前述したようにバッファ切替処理が完
了する以前に次の電文が受信されると次の電文が正常に
受信ができないからである。なおでは受信速度に反比例
して短くなる。

このような条件の下に、第４図（ａ）の電文の受信がＴ
ＲＣ４にてへ回線のみに発生したときには、前述したバ
ッファ切替時間Ｔ、と基本処理時間ｔ、の関係は同図（
Ｃ）に示すようになる。

従ってこれらのバッファ切替時間Ｔ、と基本処理時間ｔ
、は処理許容時間でよりも十分小さくなっており、問題
はない。

次に同図（ａ）の電文の受信がＴＲＣ４，５゜６にてＡ
、Ｂ、Ｃの３回線同時に発生したときには、第３図に示
す如く各回線の割込処理は、割込みが同一レベルに設定
しであるため、先ず優先順位（電文の受信をＴＲＣ４〜
７にてＡ−Ｄの４回線同時に発生した場合、割込みの優
先順位は回線Ａ、Ｂ、Ｃ，Ｄの順に予め設定しであると
する。）の高いへ回線の処理（バッファ切替とプロトコ
ルの基本的処理）が連続して行なわれ、この間他の８回
線、Ｃ回線は割込要求が保留される。

へ回線の処理が終わった時点（バッファ切替時間Ｔ、と
基本処理時間ｔ、の終了時点）で保留されている割込み
のうちより優先順位の高い８回線の処理が始まる。Ｃ回
線の処理は８回線の処理の後に行なわれる。従って第４
図（ｄ）に示すようなタイミングで処理される。同図（
ｄ）において、Ｔｂ、ｔｂは夫々Ｂ回線についてのバッ
ファ切替時間、基本処理時間であり、Ｔｃ、ｔｃは夫々
Ｃ回線についてのバッファ切替時間、基本処理時間であ
る。同図（ｄ）から判かるようにＣ回線についての基本
処理時間ｔｃが処理許容時間τ（ここでは３バイト分の
時間）内に終了していないが、前述したように基本処理
時間であるから問題はない。

次に同図（ａ）の電文の受信がＴＲＣ４〜７にてＡ−Ｄ
回線同時に行なわれ、ＴＲＣ４〜７から同時に割込信号
が発生した場合、同図（ｅ）に示すように０回線につい
てのバッファ切替時間Ｔａが処理許容時間での中で処理
できていない、これは、Ａ、Ｂ、Ｃの３回線までは、処
理が可能であるが、４回線は処理が間に合わないことを
示している。

以上から判かるように、入出力装置としてのＴＲＣの一
つの割込要因について一つの割込レベルを割り当て、非
同期処理を順次行なう従来の割込処理では、複数のＴＲ
Ｃから同時に割込要求が発生した場合にはわずかの回線
（上記例では３回線）までしか処理ができず、処理能力
が低いという欠点があった。

そこで本発明の目的は、処理能力の高い優れた制御装置
を提供することにある。

（課題を解決するための手段） 本発明は、複数の入出力装置を制御する制御装置におい
て、前記各入出力装置の同一の割込要因に対して複数の
異なるレベルの割込処理要求を発生させる割込要求発生
装置と、この割込要求発生装置からの複数の異なるレベ
ルの割込処理要求にもとづき、高レベル側の割込処理で
は緊急度の高い割込処理を行ない、かつ低レベル側の割
込処理では緊急度の低い割込処理を行なう処理装置を備
えてなるものである。

（作用） 従って、割込要求発生装置で入出力装置の同一の割込要
因に対して複数の異なるレベルの割込処理要求を発生さ
せ、処理装置は割込要求発生装置からの複数の異なるレ
ベルの割込処理要求に基づき、高いレベル側の割込処理
では緊急度の高い割込処理を行ない、かつ低いレベル側
の割込処理では緊急度の低い割込処理を行なうようにし
たので、高速入出力装置や多数の入出力装置の処理を効
率良く高速に処理することができ、もって処理能力の高
い優れた制御装置を提供することができる。

（実施例） 次に本発明について図面を参照して説明する。

第１図は本発明による制御装置の一実施例を示し、第２
図と同−又は相当部分には同符号を用いている。第１図
において、ＴＲＣ４〜７からの割込信号はオアゲート１
２に入力されると同時にフリップフロップ８〜１１のセ
ット入力端子に供給されるようになっている。また、フ
リップフロップ８〜１１の出力はオアゲート１３に入力
されると共に、リードバッファ１４に供給されるように
なっている。また、オアゲート１３の出力は低レベルの
割込処理要求信号（以下、割込信号ともいう、　）　Ｉ
ＮＴＬを形成し、一方オアゲート１２の出力は高レベル
の割込処理要求信号（以下、割込信号ともいう。）　Ｉ
ＮＴＨを形成し、夫々本発明の処理装置としてのＣＰＵ
１に割込信号線２３．２４を介して割込処理を要求する
。ここで、本発明の割込要求発生装置はオアゲート１２
．１３とフリップフロップ８〜１１から構成されている
。

次に第１図の動作について第４図（ｆ）、第５図を用い
て以下説明する。なお、第４図（ｆ）は本発明に係る処
理時間タイムチャート、第５図は第１図のＣＰＵ　１の
処理プログラム例を示す図である。

第５図のＣＰＵ１の処理プログラムにおいては第３図に
比べると、割込処理ルーチンが二つに分割されており、
高レベルの割込（ＩＮＴ）Ｉ）処理ではＴＲＣの正常受
信終了後バッファ切替のみを行なって引継情報を作成し
ており（ステラブＳｌ〜Ｓ３）、一方低レベルの割込（
ＩＮＴＬ）処理では、その引継情報にもとづいて受信済
電文の低レベルプロトコル処理を行なった後、高レベル
プロトコル処理のためのタスクを生成している（ステッ
プＳ１〜Ｓ３）。

このような処理プログラムのもとで、第１図の４つの回
線Ａ−Ｄで全く同時に受信終了割込みが発生した場合、
次のように各回線は処理される。

４つの回線Ａ−Ｄの入力電文で第４図（ａ）に示す終結
フラグＦ”を検出すると、ＴＲＣ４〜ＴＲＣ７は同時に
割込信号線２２をオンとする。

これにより割込信号がオアゲート１２に入力され、オア
ゲート１２の出力は、高レベルの割込処理要求信号ＩＮ
刊となり、略同時に該当フリップフロップ８〜１１をセ
ットする。そしてフリップフロップ８〜１１の出力はオ
アゲート１３を介して低レベルの割込処理要求信号ＩＮ
ＴＬを割込信号線２４よりＣＰＵ　１へ通知する。

ＣＰＵ　１は上述の高レベルの割込処理要求信号ＩＮ刊
と低レベルの割込処理要求信号ＩＮＴＬを略同時に受け
るが、割込優先順位は、ＩＮＴＨ＞　ＩＮＴＬとなって
いるので、必ず最初にｆＮＴ）ｌに対する割込処理ルー
チンが起動される。ＣＰＵＩはＩＮ刊処理ルーチンの中
では、先ずＣＰＵ１がリードバッファ１４にアクセスし
てどのＴＲＣであるかを知り、そのＴＲＣがＴＲＣ４で
あったと知ると、次にＴＲＣ４をアクセスしてＴＲＣ４
のステータスレジスタ（図示していない）を読んで割込
原因を知る。続いてＴＲＣ４が正常に受信が完了したこ
とを判断した後バッファ切替処理を行なう。

この後、ＣＰＵＩはバッファ切替を行なった回線番号等
を引継情報としてＭＥＭ２に記憶させ、ＴＲＣ４の割込
要因をリセットして高レベルの割込（ＩＮＴ旧処理ルー
チンを抜ける（ＩＮＴＨ処理のＳ３〜Ｓ５）。

しかし、この時点で他のＴＲＣ５〜ＴＲＣ７も割込処理
要求を出力しているので、再度、高レベルの割込（ＩＮ
ＴＨ）処理ルーチンが起動され、フリップフロップ８〜
１１に保持されている低レベルの割込み（ＩＮＴＬ）は
保留されたままとなる。

このようにして、回線Ｂの高レベルの割込み（ＩＮＴ）
Ｉ）が処理されバッファ切替が行なわれる。

同様に回線Ｃ９回線りと順次ＩＮＴＨの処理を完了する
０回線りのＩＮＴＩ（の処理が完了した後、ここまで保
留されてきたＩＮ几の処理ルーチンが起動される（第４
図（ｆ）、第５図のＩＮＴＬの処理）。ＣＰＵ１はＩＮ
且がどの回線から発生しているのかをり一ドバッファ１
４を介して知り、ＩＮＴＬの発生が同時のときは、優先
順位を決めて処理する。優先順位が回線Ａ、Ｂ、Ｃ，Ｄ
の順である場合に、４つの回線Ａ、Ｂ、Ｃ，Ｄが同時に
割込んだ場合、Ａ回線の引継情報に基づいて低レベルの
プロトコル処理を行ない、高レベルのプロトコル処理の
ためのタスクを生成した後、リセット信号線２６を命令
でオンとして、フリップフロップ８をリセットした後、
ＩＮＴＬ処理ルーチンを抜ける（ＩＮＴＬ処理のステッ
プ８１〜Ｓ５）、この時点では他の回線Ｂ〜Ｄ用のフリ
ップフロップ９〜１１がオンとなっているため（セット
状態にあるため）、すぐ続いて回線Ｂ用のＩＮＴＬ処理
ルーチンが再起動される０回線Ｃ，Ｄ用のＩＮＴＬも同
様に処理される。

このようにして、全回線分のＩＮＴＨ，ＩＮＴＬの処理
を行なうが、この処理時間をタイムチャートにしたのが
第４図（ｆ）である、この第４図（ｆ）では４回線Ａ−
Ｄ同時に受信終了割込が発生した場合、まずＩＮＴ）ｌ
の処理Ｔ、、Ｔｂ　、Ｔ、、Ｔｄが順次処理され、続い
てＩＮＴＬの処理ｔ−，ｔｂ。

ｔｃ、ｔａが順次処理されることを示している。

従来例第４図（ｅ）では０回線のバッファ切替が処理許
容時間に間に合わなかったのに対し、本発明では同図（
ｆ）に示すように処理許容時間て内に全回線のバッファ
切替かできることを示している。要するに緊急度の高い
割込処理、ここでは特に全回線のバッファ切替処理を優
先順位の高いものから先に処理して受信に差し支えない
ようにしていると共に、緊急度の低く受信に影響がない
ものは、処理許容時間τを越えても差し支えないので、
後回しにしたものである。これにより多回線の受信処理
が効率良く、高速に処理できる。

以上の説明から判かるように、入出力装置としてのＴＲ
Ｃの一つの割込要因に対して二つの異なるレベルの割込
処理要求信号を略同時に発生させ、その割込処理のうち
高いレベルの割込処理では緊急度の高い割込処理、ここ
ではたとえば前述したバッファ切替処理などを行ない、
かつ低いレベルの割込処理ではより緊急度の低い割込処
理、たとえば送信順序番号の確認とか受信順序番号の確
認などプロトコル上の処理を行なうようにしたので、多
数の入出力装置としてのＴＲＣの処理を効率良く高速に
処理することができる。もって処理能力の高い優れた制
御装置を提供できる。

本発明は本実施例に限定されることなく本発明の要旨を
逸脱しない範囲で種々の応用及び変形が考えられる。た
とえば本実施例では、割込処理要求信号としては、二つ
の異なるレベルの割込処理要求信号を発生させているが
、本発明は複数の異なるレベルの割込処理要求信号を発
生させてもよい。この場合、複数の異なるレベルの割込
処理では夫々緊急度の度合に応じて段階的に割込処理す
べきものをあてはめてもよい、また本発明は本実施例で
のダイレクトメモリアクセスコントローラは含まない制
御装置にも適用できる。

また、本発明は本実施例に限定されることなく、複数の
異なるレベルの割込処理要求信号は略同時に発生させな
くても、低レベル側の割込処理は緊急度が低い割込処理
を行なうものであり、低レベル側の割込処理要求信号は
処理に差し支えのない適度なタイミングであればよい。

（発明の効果） 上述したように本発明は、入出力装置の同一の割込要因
に対して複数の異なるレベルの割込処理要求を発生させ
、その割込処理のうち、高いレベル側の割込処理では緊
急度の高い割込処理を行ない、かつ低レベル側の割込処
理では緊急度の低い割込処理を行なうようにしたので、
高速入出力装置、多数の入出力装置の処理を効率よく高
速に処理することができもって処理能力の高い優れた制
御装置を提供できるなどその効果は大きい。

【図面の簡単な説明】

第１図は本発明による制御装置の一実施例を示す構成図
、第２図は従来の制御装置の一例を示す構成図、第３図
は第２図のＣＰＵの処理プログラム例を示す図、第４図
は従来及び本発明の処理時間タイムチャート、第５図は
第１図のＣＰＵの処理プログラム例を示す図である。 １・・・ＣＰＵ、４〜７・・・ＴＲＣ（送受信部）、８
〜１１・・・フリップフロップ、 １２．１３・・・オアゲート。 特許出願人　沖電気工業株式会社 従来の一装置の−ａを示を構成図 第２図 本発明り一実施例を示す構成図 第１図 次来りｃｐｕ＋のプログラム例を示す図第３図 大発明大施例のプロゲラＬ例庖示ｆ図 第５図

Claims (1)

1. 【特許請求の範囲】 複数の入出力装置を制御する制御装置において、 前記各入出力装置の同一の割込要因に対して複数の異な
   るレベルの割込処理要求を発生させる割込要求発生装置
   と、 この割込要求発生装置からの複数の異なるレベルの割込
   処理要求にもとづき、高レベル側の割込処理では緊急度
   の高い割込処理を行ない、かつ低レベル側の割込処理で
   は緊急度の低い割込処理を行なう処理装置を備えたこと
   を特徴とする制御装置。