JPH0365844A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0365844A JPH0365844A JP1202491A JP20249189A JPH0365844A JP H0365844 A JPH0365844 A JP H0365844A JP 1202491 A JP1202491 A JP 1202491A JP 20249189 A JP20249189 A JP 20249189A JP H0365844 A JPH0365844 A JP H0365844A
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- Japan
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- data
- circuit
- cpu
- transfer
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Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ転送装置に利用する。特に、高速で大
容量のデータ転送をするデータ転送装置に関する。
容量のデータ転送をするデータ転送装置に関する。
本発明は、ＤＭＡ回路を有するデータ転送装置において
、 ＤＭＡ回路のパラメータ設定に要する時間より長い時間
にわたりデータを一時記憶するＦＩＦ○回路を設けるこ
とにより、 高速かつ大容量データの転送を実現することができるよ
うにしたものである。
、 ＤＭＡ回路のパラメータ設定に要する時間より長い時間
にわたりデータを一時記憶するＦＩＦ○回路を設けるこ
とにより、 高速かつ大容量データの転送を実現することができるよ
うにしたものである。
一般に、データ転送装置はコンピュータシステム内での
データの受は渡しに使われるが、データ量の増加とデー
タ出力速度の向上により高速かつ大容量のデータ転送が
必要になってきた。
データの受は渡しに使われるが、データ量の増加とデー
タ出力速度の向上により高速かつ大容量のデータ転送が
必要になってきた。
次に、−従来のデータ転送装置を図面を用いて説明する
。第２図および第３図は従来のデータ転送装置の構成を
示すブロック構成図である。
。第２図および第３図は従来のデータ転送装置の構成を
示すブロック構成図である。
第２図に示す従来例でのデータ転送は、ＣＰＵ２がＤＭ
Ａ回路３に対して転送に関するパラメー夕の設定を行っ
て起動をかけると、ＤＭＡ回路３はＣＰＵ２に関係なく
データ転送をはじめ、ＣＰＵ２は別の動作が行える。し
かし、ＤＭＡ回路３は最大６４にワードのデータ量しか
転送できないので、６４にワード転送を行うと停止して
しまう。データ転送が停止すると、データの送り出しを
制御してデータの送出を停止させ、ＤＭＡ回路３に再度
転送パラメータを設定して起動をかけ、転送データが終
了するまでくり返すようになっていた。
Ａ回路３に対して転送に関するパラメー夕の設定を行っ
て起動をかけると、ＤＭＡ回路３はＣＰＵ２に関係なく
データ転送をはじめ、ＣＰＵ２は別の動作が行える。し
かし、ＤＭＡ回路３は最大６４にワードのデータ量しか
転送できないので、６４にワード転送を行うと停止して
しまう。データ転送が停止すると、データの送り出しを
制御してデータの送出を停止させ、ＤＭＡ回路３に再度
転送パラメータを設定して起動をかけ、転送データが終
了するまでくり返すようになっていた。
また、第３図に示す従来例でのデータ転送は、ＣＰＵ２
がデータ専用回路５を制御し、送られてくるデータを受
けとってデータの受は側に転送していた。また、ディス
クリートでの回路のため電気部品の数が多かった。
がデータ専用回路５を制御し、送られてくるデータを受
けとってデータの受は側に転送していた。また、ディス
クリートでの回路のため電気部品の数が多かった。
このように従来のデータ転送装置では、ＤＭＡ回路を使
った場合にはＤＭＡ転送用のパラメータセットを行うた
めにデータ転送を中断するので転送時間が長くなる。ま
た、データ転送用専用回路をディスクリートで設計した
場合には、ＣＰＵが転送回路の制御のために他の動作が
できず、また、電気部品数が多くなる欠点がある。
った場合にはＤＭＡ転送用のパラメータセットを行うた
めにデータ転送を中断するので転送時間が長くなる。ま
た、データ転送用専用回路をディスクリートで設計した
場合には、ＣＰＵが転送回路の制御のために他の動作が
できず、また、電気部品数が多くなる欠点がある。
本発明はこのような欠点を除去するもので、データ転送
時間が短く電気部品数の少ないデータ転送装置を提供す
ることを目的とする。
時間が短く電気部品数の少ないデータ転送装置を提供す
ることを目的とする。
本発明は、データが転送されるバスと、このバスに接続
されたＣＰＵと、このＣＰＵの出力するパラメータが設
定されるごとに到来するデータの所定ワード数を自回路
の制御で上記バスに転送することができるＤＭＡ回路を
備えたデータ転送装置において、上記ＤＭＡ回路に到来
するデータを上記ＣＰＵの出力するパラメータの設定に
要する時間より長い時間にわたり一時記憶するＦＩＦ○
回路とを備えたことを特徴とする。
されたＣＰＵと、このＣＰＵの出力するパラメータが設
定されるごとに到来するデータの所定ワード数を自回路
の制御で上記バスに転送することができるＤＭＡ回路を
備えたデータ転送装置において、上記ＤＭＡ回路に到来
するデータを上記ＣＰＵの出力するパラメータの設定に
要する時間より長い時間にわたり一時記憶するＦＩＦ○
回路とを備えたことを特徴とする。
ＤＭＡ回路はＣＰＵにより設定されるパラメータにより
起動がかかりデータ転送が所定ワード数まで継続する。
起動がかかりデータ転送が所定ワード数まで継続する。
ＤＭＡ回路のパラメータの設定中はＦＩＦ○回路に到来
するデータを一時蓄積し、設定後にＦＩＦ○回路からデ
ータを供給することにより、パラメータ設定中の入力デ
ータの中断を避ける。
するデータを一時蓄積し、設定後にＦＩＦ○回路からデ
ータを供給することにより、パラメータ設定中の入力デ
ータの中断を避ける。
以下、本発明の一実施例を図面を用いて説明する。
第１図はこの実施例の槽底を示すブロック構成図である
。
。
この実施例は、第１図に示すように、データ送り側ブロ
ツク１と、ＣＰＵ２と、ＤＭＡ回路３と、データ受は側
ブロツク４と、ＦＩＦ○回路６とを備える。すなわち、
この実施例は、データが転送されるバスと、このバスに
接続されたＣＰＵ２と、このＣＰＵ２の出力するパラメ
ータが設定されるごとに到来するデータの所定ワード数
を自回路の制御で上記バスに転送することができるＤＭ
Ａ回路３を備え、さらに、本発明の特徴とする手段とし
て、ＤＭＡ回路３に到来するデータをＣＰＵ２の出力す
るパラメータの設定に要する時間より長。
ツク１と、ＣＰＵ２と、ＤＭＡ回路３と、データ受は側
ブロツク４と、ＦＩＦ○回路６とを備える。すなわち、
この実施例は、データが転送されるバスと、このバスに
接続されたＣＰＵ２と、このＣＰＵ２の出力するパラメ
ータが設定されるごとに到来するデータの所定ワード数
を自回路の制御で上記バスに転送することができるＤＭ
Ａ回路３を備え、さらに、本発明の特徴とする手段とし
て、ＤＭＡ回路３に到来するデータをＣＰＵ２の出力す
るパラメータの設定に要する時間より長。
い時間にわたり一時記憶するＦＩＦ○回路６を備える。
次に、この実施例の動作を説明する。ＤＭＡ回路３は、
転送の起動の信号がくるとすでにＣＰＵ２から与えられ
ている転送パラメータに基づきＣＰＵ２とは無関係にデ
ータの送り側ブロツク１から受は側ブロツク４にデータ
を転送する。このために転送中でもＣＰＵ２は他の動作
が可能である。
転送の起動の信号がくるとすでにＣＰＵ２から与えられ
ている転送パラメータに基づきＣＰＵ２とは無関係にデ
ータの送り側ブロツク１から受は側ブロツク４にデータ
を転送する。このために転送中でもＣＰＵ２は他の動作
が可能である。
ＦＩＦ○回路６は人力されてきたデータを一時的に記憶
するバッファメモリで、出力信号がくると人力されてき
た順に出力する特性をもっている。
するバッファメモリで、出力信号がくると人力されてき
た順に出力する特性をもっている。
データ転送を行う場合に、データ送り側ブロツク１がデ
ータを出力すると、ＣＰＵ２はＤＭＡ回路３に転送パラ
メータをセットして転送の起動をかける。このときに出
力されてきたデータはＦＩＦ○回路６に一時記憶されて
いるので、ＤＭＡ回路３はＦＩＦＯ回路６からデータ受
は側ブロツク４に対してデータ転送を行う。また、ＦＩ
Ｆ○回路６はＤＭＡ回路２のデータ読み出し信号に応じ
て入力されてきた順に出力する。ＤＭＡ回路３が最大６
４にワードのデータの転送を行うと停止する。
ータを出力すると、ＣＰＵ２はＤＭＡ回路３に転送パラ
メータをセットして転送の起動をかける。このときに出
力されてきたデータはＦＩＦ○回路６に一時記憶されて
いるので、ＤＭＡ回路３はＦＩＦＯ回路６からデータ受
は側ブロツク４に対してデータ転送を行う。また、ＦＩ
Ｆ○回路６はＤＭＡ回路２のデータ読み出し信号に応じ
て入力されてきた順に出力する。ＤＭＡ回路３が最大６
４にワードのデータの転送を行うと停止する。
ここで、ＣＰＵ２は再度転送パラメータをセットして起
動をかける。この転送パラメータをセットしている間も
データ送り側ブロツク１はＦＩＦ○回路６に対してデー
タを出力することができるので、ＣＰＵ２はデータ送り
側ブロツク１を制御して停止させる必要がない。
動をかける。この転送パラメータをセットしている間も
データ送り側ブロツク１はＦＩＦ○回路６に対してデー
タを出力することができるので、ＣＰＵ２はデータ送り
側ブロツク１を制御して停止させる必要がない。
また、ＤＭＡ回路３およびＦＩＦ○回路６ともに専用の
ＬＳＩがあるので、ディスクリートで設計する必要がな
い。
ＬＳＩがあるので、ディスクリートで設計する必要がな
い。
本発明は、以上説明したように、・ＦＩＦ○回路に一時
的にデータを記憶させＦＩＦ○回路とデータ受は側ブロ
ックの間でＤＭＡ回路を使ったデータ転送を行うので、
データ転送時間の短縮ができ、また、専用ＬＳＩを使う
ことにより電気部品数を少なくできる効果がある。
的にデータを記憶させＦＩＦ○回路とデータ受は側ブロ
ックの間でＤＭＡ回路を使ったデータ転送を行うので、
データ転送時間の短縮ができ、また、専用ＬＳＩを使う
ことにより電気部品数を少なくできる効果がある。
第１図は本発明実施例の構成を示すブロック構成図。
第２図、第３図は従来例の構成を示すブロック構成図。
１・・・データ送り側ブロック、２・・・ＣＰＵ、３・
・・ＤＭＡ回路、４・・・データ受は側ブロック、５・
・・データ転送専用回路、６・・・ＦＩＦ○回路。
・・ＤＭＡ回路、４・・・データ受は側ブロック、５・
・・データ転送専用回路、６・・・ＦＩＦ○回路。
Claims (1)
- 【特許請求の範囲】 １、データが転送されるバスと、 このバスに接続されたＣＰＵと、 このＣＰＵの出力するパラメータが設定されるごとに到
来するデータの所定ワード数を自回路の制御で上記バス
に転送することができるＤＭＡ回路を備えたデータ転送
装置において、 上記ＤＭＡ回路に到来するデータを上記ＣＰＵの出力す
るパラメータの設定に要する時間より長い時間にわたり
一時記憶するＦＩＦＯ回路 を備えたことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202491A JPH0365844A (ja) | 1989-08-04 | 1989-08-04 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202491A JPH0365844A (ja) | 1989-08-04 | 1989-08-04 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365844A true JPH0365844A (ja) | 1991-03-20 |
Family
ID=16458381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202491A Pending JPH0365844A (ja) | 1989-08-04 | 1989-08-04 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365844A (ja) |
-
1989
- 1989-08-04 JP JP1202491A patent/JPH0365844A/ja active Pending
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