JPS62138951A - 伝送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は伝送制御方式に関し、特に通信回路等の伝送路
に接続し、全二重のデータ伝送を行うブロック単位の送
受信を行うに好適な伝送制御方式〔発明の背景〕 従来、全二重のデータ伝送を行う伝送制御方式において
は、送信側と受信側とを同時動作させるために、送信系
回路群と受信系回路群との２組の回路群を有する伝送制
御装置を用いるのが一般的であった。

例えば、特開昭５９−６９８３６号公報に開示されてい
る伝送制御装置は、内部に送信系回路群と受信系回路群
とを有する構成となっている。

なお、上記公知例には詳細には示されていないが、ダイ
レクト・メモリ・アクセス（以下、ｒＤＭＡ」という）
方式のデータ転送を行う伝送制御装置においては、ＤＭ
Ａ回路についても同様に、送信用ＤＭＡ回路と受信用Ｄ
ＭＡ回路とを有するものが一般的であった。

しかし、上述の如き伝送制御装置においては。

ハードウェア量が多くなり、時代の要請である低価格化
、小形化、省エネルギー化等に対処し難いという問題が
あった。上記公知例に記載されている如く、集積回路技
術により全体の小形化を行う場合においても、集積回路
化する部分の小形化。

省エネルギー化は重要な課題である。

また、上述の如く、送信系回路群と受信系回路群とを有
する伝送制御装置を用いる伝送制御方式においては、中
央処理装置からの伝送制御装置の制御に複雑なプログラ
ムを必要とするという問題もあった。

〔発明の目的〕

本発明の目的は、従来の全二重伝送制御装置を用いる伝
送制御方式における前述の如き問題を解消し、ハードウ
ェア量を低減させるとともに、中央処理装置からの制御
プログラムを簡単にすることが可能な全二重伝送制御装
置を用いる伝送制御方式を提供することにある。

〔発明の概要〕

本発明の上記目的は、中央処理装置および主記憶装置に
接続されており、ＤＭＡ方式のデータ転送を行う伝送制
御装置において、１個のＤＭＡ回路と１個の受信バッフ
ァとを設けて、送信データはＤＭＡ転送によって前記主
記憶装置から順次読出されて転送され、受信されたデー
タは一旦前記受信バッファに格納された後、前記ＤＭＡ
回路の非使用期間にＤＭＡによって前記主記憶装置に転
送される如く構成したことを特徴とする伝送制御方式に
よって達成される。

以下、本発明の実施例を図面に基づいて詳細に説明する
。

〔発明の実施例〕

第１図は本発明の一実施例である伝送制御方式に用いら
れる伝送制御装置周辺を示すブロック図である。図にお
いて、１は中央処理装置（以下［ＣＰＵＪという）、２
は主記憶装置、３はバス、４は伝送制御装置を示してい
る。伝送制御装置４はＤＭＡ回路５．送信回路９．受信
回路１０．受信バッファ１１等から成っている。なお、
受信バッファ１１のサイズは、少なくとも送信データブ
ロックの最大炎と同じサイズが必要となる。

伝送制御装置４はバス３を介してＣＰＵＩ、主記憶装置
２に接続されている。ＤＭＡ回路５にはＤＭＡ転送を行
うメモリアドレスを指定するアドレスカウンタ６、ＤＭ
Ａ転送サイズをカウントするデータカウンタ７およびＤ
ＭＡ転送データを格納するデータレジスタ８が含まれて
いる。

送信データブロックはＤＭＡ転送によって主記憶装置２
から順次読出され、バス３を介してデータレジスタ８に
格納され、更に、送信回路９を介して伝送路１２へ送信
される。この場合、送信データブロックの送信開始から
最終データの送信終了までの間、ＤＭＡ回路５は送信デ
ータの読出しに占有される。

一方、伝送路から受信されたデータブロックは受信回路
１０を介して受信バッファ１１に格納された後、データ
レジスタ８に移され、ＤＭＡ転送によってバス３を介し
て順次主記憶装置２に書込まれる。この場合、受信バッ
ファ１１から主記憶装置２へのデータ転送時にだけＤＭ
Ａ回路５を占有し、データブロックを受信バッファ１１
に受信している間はＤＭＡ回路５を占有しない。

上記伝送路１２における全二重動作は次のように実現さ
れる。伝送路１２において、送信データと受信データと
が同時に伝送されている場合、ＤＭＡ回路５は送信デー
タブロックの送信動作のために使用される。一方、受信
データブロックは受信バッファ１１に格納され、送信動
作が終了してＤＭＡ回路５が使用可能になってから、Ｄ
ＭＡ回路５を使用して主記憶装置２へ送られる。このよ
うに、受信データのＤＭＡ転送は一つの送信動作と次の
送信動作との間に行われる。

これをＣＰＵＩのプログラムから見ると、送信動作と受
信動作とは並行して行われず、同時にはいずれか一方だ
けが行われるという、いわゆる半二重動作になる。そし
て、ＤＭＡ転送が伝送路におけるデータ伝送に比べて充
分に高速であることによって、ＣＰＵＩとのインタフェ
ースを半二重制御化していることになる。

このように、ＣＰＵＩとのインタフェースを半二重制御
とすることによって、ＣＰｔＪｌのプログラム、特に制
御プログラム（ｃｐ）が簡略化されることを、以下、第
２図、第３図のデータバスの既念図で説明する。

第２図は全二重制御の場合であり、第３図は半二重制御
の場合を示している。

ｃｐｕ　ｔに、一つの制御プログラム（ｃｐ）と複数の
アプリケーションプログラム（ＡＰ）があり、伝送制御
装置４Ａ、４および伝送路を介して複数の相手局１３と
接続されている。データバスは１本線が半二重制御、２
本線が全二重制御を示している。

第２図に示した構成の場合には、全二重制御の伝送制御
装置４Ａを使用するため、制御プログラム（ｃｐ）では
、一方は全二重制御にて伝送制御袋［４Ａを制御し、他
方、複数のアプリケーションプログラム（ＡＰ）とのイ
ンタフェースを制御しなければならず、制御プログラム
（ｃｐ）の負担が大きくなるばかりでなく、プログラム
自体も複雑化するという問題がある。

これに対して、第３図は先に第１図に示した、本発明の
一実施例の全容を示すものであり、制御プログ°ラム（
ｃｐ）は、複数のアプリケーションプログラムからの要
求を、１本の半二重インタフェースに統合することで済
み、第２図の場合に比べて簡略化が計れる。

上記実施例においては、バッファとして、受信バッファ
だけを設けた例を示したが、もちろん、一般的な方式と
同様に、送信バッファを設ける方式としても良いことは
言うまでもない。送信バッファを設けることにより、Ｄ
ＭＡ方式の転送速度の過渡的な低下に対してアンダーラ
ンが発生することを防止できるだけでなく、送信動作に
よってＤＭＡ回路を占有する時間を短縮し、より高速な
データ伝送を可能とすることができる。

また、受信データブロックが受信バッファ１１に格納さ
れるとこれを主記憶装置２にＤＭＡ転送するための起動
をプログラムから行わせるために、この旨を示すアテン
ション割込みの発生、あるいは、受信バッファ１１にデ
ータブロックが格納済みのときはプログラムからの送信
の起動を抑止し、その旨を割込みで通知する等の制御方
式を用いてプログラムをより簡単化することも可能であ
る。

〔発明の効果〕

以上述べた如く、本ｆＩ！明によれば、１個のＤＭＡ回
路と１個の受信バッファを設けることによって全二重の
データ伝送が可能となり、従来方式に比べてハードウェ
ア量を大幅に低減することが可能になる。また、中央処
理装置からの、伝送制御装置の制御のためのプログラム
を簡単化することができるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例である伝送制御方式の要部を
示すブロック図、第２図は従来の伝送制御方式を示すブ
ロック図、第３図は本発明の伝送制御方式を示すブロッ
ク図である。 １：ＣＰＵ、２：主記憶装置、３：バス、４：伝送制御
回路、５　：　ＤＭＡ回路、６：アドレスカウンタ、８
：データレジスタ、９：送信回路、１０：受信回路、１
１：受信バッファ。 第　　　　　１　　　　図 ］

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置および主記憶装置に接続されており
   、ダイレクト・メモリ・アクセス方式のデータ転送を行
   う伝送制御装置において、１個のダイレクト・メモリ・
   アクセス回路と１個の受信バッファとを設けて、送信デ
   ータはダイレクト・メモリ・アクセス転送によって前記
   主記憶装置から順次読出されて転送され、受信されたデ
   ータは一旦前記受信バッファに格納された後、前記ダイ
   レクト・メモリ・アクセス回路の非使用期間にダイレク
   ト・メモリ・アクセスによって前記主記憶装置に転送さ
   れる如く構成したことを特徴とする伝送制御方式。