JPS63271551A

JPS63271551A - メモリコントロ−ル回路

Info

Publication number: JPS63271551A
Application number: JP10536387A
Authority: JP
Inventors: Shunsaku Miyazawa; 俊作宮澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1987-04-28
Filing date: 1987-04-28
Publication date: 1988-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、インターリーブ形式で、アクセスを行う、メ
モリのコントクール回路に関する。

（従来の技術〕メモリアクセス方式において、複数のメモリバンクにメ
モリ素子を分け、メモリアクセスが、メモリバンクを交
互にアクセスするようにして、メモリアクセスをオーバ
ーラツプ可能し、メモリアクセス、スピードを速めると
いう、インタリーブと呼ばれる方式が知られている。こ
の方式を実現する回路として、従来は前回アクセスのメ
モリ番地と次のアクセスのメモリ番地を比較し、同じバ
ンクへのアクセスであるかどうかを判別し、同じバンク
であれば、オーバーラツプさせず、異なるバンクの場合
は、オーバーラツプさせてメモリアクセスするという回
路で行っていた。

〔発明が解決しようとする問題点〕

よって、前回のアクセス°バンクアドレスを記憶する。

記憶素子を必要とし、また今回のバンクアドレスと比較
する比較回路も必要とされた。このアドレス比較に要す
る時間が必要なため、メモリアクセス要求信号に対して
のアクセスが、遅れるという欠点があった０本発明は、
メモリバンクそれぞれが、メモリコントローラをもって
いるため、アドレスデコードで、どのメモリコントロー
ラを働かせるか指定するだけでよく、前回のアクセスバ
ンクを記憶する記憶回路、前記アドレス比較回路が必要
なく、メモリアクセス要求信号に対して、ただちに、メ
モリアクセス信号を生成できる回路を提供することを目
的とする。また、各メモリバンクのメモリ素子が異なり
アクセスとアクセスの間のアクセス禁止時間の異なるメ
モリ素子も、各メモリバンクをコントロールし、メモリ
コント四−ラが、担当するメモリ素子の上記禁時間に合
せて、禁止期間を設けるようにすることにより、メモリ
バンクごとに、異なる、メモリ素子を用いることも可能
する回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、各メモリバンクごとに、メモリコントローラ
を備え、該コントローラは、前回の担当メモリバンクがアクセスされてからの時間経
過を計測する回路を有し、該計測回路よりの出力信号が所定の値の場合には、メモ
リのアクセスを開始させることを特徴とする。

〔作用〕

本発明は、あるメモリバンクにアクセスされてからの経
過時間を計測し、所定時間が経過した後、前記バンクへ
の開始を許可する。

（実施例〕以下に本発明の実施例を示す、ＩｓＩ図は１本発明を実
現するためのメモリーアクセス回路の実施例である。第
１図において、ｌは、ＣＰＵを含むコンピュータ回路で
あり、ｌ以外のメモリコントロール部及びメモリー素子
とと“もに、一つのパーソナルコンピュータを構成して
いる。ｌの部分から、１６．１７、五８のアドレス信号
が出される、このアドレス信号は、メモリアクセスにお
いてメモリーを指定するアドレスである。１６．１７．
１Ｂの違いは、１６が直接メモリー素子と接続されるア
ドレスであり、メモリー素子内のアドレスとなる。１７
．１８は、メモリーバンクを指定するアドレスであり、
１７は、ＣＰＵから出力されるアドレスそのものであり
、メモリーサイクル初期に出力され、メモリサイクルの
途中で変化する信号である。１８は１７のアドレス信号
を、メモリーサイクルの最後まで保持するために、１７
゜の信号をラッチした信号であり、ラッチ素子を経由し
て・いるため、１７の信号より遅く出力される、１７．
１８信号は、いずれも、メモリーバンクを指定するのに
使用されるが、七の指定信号が、２１．２２．２３．２
４，２５．２６．２７．２８．２９．３０．３１．３２
である。２１．２２％２３．２・４．２５．２６は、１
７の信号を２つのデコード回路でデコードしたものであ
り、各々順に、第４．５図のτで１丁、τで丁Ｔ、τで
丁子、τで丁子、τで丁Ｔ、ττ丁子である。

２７．２８．２９．３０．３１．３２は、１８の信号を
３つのデコード回路でデコードしたものであり、各々順
番と第４，５図ので］１丁、τ丁子、“ｆｆ１丁、τ丁
子、でＴＴ、で丁■である。

第１図の１９は、第２．３．４．５図の丁ＴτＴ信号で
あり、ＣＰＵが、メモリアクセスサイクルに入る場合に
、第２図に示すように、Ｔ２〜Ｔ６の間アクティブとな
る。第１図の２０は、第２．３．４．５図のｙ丁Ｗ信号
であり、第２図に示すように、Ｔ５〜Ｔ５の間アクティ
ブとなる、Ｔ７τ７丁号は、一般にＣＰＵのステータス
信号と呼ばれるＣＰＵの動作サイクルを示す信号から、
メモリアクセスサイクルであるときのみ、アクティブと
なるようにデコードした信号である。ｙ丁Ｗ信号は、Ｃ
ＰＵのステータス信号から作られるコマンド信号（ＩＴ
リード、ＩＴライト、メモリーリード、メモリーライト
、割込みアクノリッジ信号といったもの）のメモリーリ
ード信号とメモリーライト信号をオアしたものである。

第１図の４．５．６．７．８，９、は１０，１１．１２
．１３．１４．１５の各メモリーバンクをそれぞれコン
トロールする、メモリコントロール回路であり、４は１
０のコントロール回路、５は１１のコントロール回路と
いった具合になっている。各メモリコントロール回路は
、第４図において、その中身が、ロジック回路として、
示されている、第１図の４．５．６．７．８．９がそれ
ぞれ順に、第４図（７）ＭＥＭＣＯ，ＭＥＭＣｌ、ＭＥ
ＭＣ２、ＭＥＭＣ３、ＭＥＭＣ４、ＭＥＭＣ５である、
第４図には、ＭＥＭＣ４とＭＥＭＣ５は記載してないが
、ＭＥＭＣＯ〜５はすべて、ＭＥＭＣＯと同様な回路と
なっている。

ｍ１図の３３．３°４．３５．３６．３７．３８は、そ
れぞれ順に、第２％３．４．５図の一πコニ丁１−１■
τ丁Ｔ、Ｔτ丁丁、■τ丁丁子■τ丁Ｔ、Ｔτ丁丁であ
る。このＲＡＳ信号は、それぞれ、メモリーバンクに接
続され、メモリー素子を直接アクセスする信号となる。

第１図の３９．４０．４１．４２．４３．４４は、各メ
モリーコントロール回路から出される、メモリサイクル
終了要求信号であり、それぞれ順に、１８２％３．４．
５（７）ＮＯＷＡＩＴＯ，Ｎ０ＷＡＩＴ２、Ｎ０ＷＡＩ
Ｔ３．Ｎ０ＷＡＩＴ４、Ｎ０ＷＡＩＴ５である。このメ
モリサイクル終了要求信号が、どれか１つ出力されると
、（アクティブハイ）ｊ８２図で示すように、４ＣＬＫ
サイクルでメモリアクセスサイクルが終了する。ｔ！ｌ
Ｓ３図の第２メモリアクセスの様に、メモリサイクル終
了要求信号が出力されないと、８ＣＬＫ、サイクルメモ
リアクセスが続き、２ＣＬＫサイクルだけ長くなる。

以下、ｌ＠５図に示す、第１、第２メモリアクセスを例
にして、第１図、′ａ８４の回路の各信号を明らかにし
、本特許のメモリーコントロール回路を説明する。

第５図のＴＩにおいて、第１メモリアクセスが開始され
る、バンク０内のメモリへのアクセスであることがＣＰ
Ｕからアドレス信号で出力され、バンク０を指定する、
τて丁子信号がアクティブとなる。Ｔ３において第４図
の４８のＦ、ＦのＱ出力がハイとなり、５信号によって
メモリアクセス信号１τ丁丁がアクティブになった状態
である。Ｔ５において、ラッチしたアドレスによるバン
ク０を指定するτ丁子信号がアクティブとなり、コマン
ド信号であるｙ丁Ｗ信号もアクティブとなり、第４図の
５１の２人カッアゲートの出力でハイとなる。■τＴＴ
信号は、４７の出力と５１の出力の５２によるノアゲー
ト出力であり、Ｔ５からＴ６まで、両方によって、■τ
丁丁子号をアクティブにしている。Ｔ６において、４８
のＱ出力が、ロウとなり、■τ丁丁子号をアクティブに
するのは、５１のゲート出力だけとなる。Ｔ７において
、４９のＦ、ＦのＱ出−力がハイとなり、Ｔ９において
５０のＦ、ＦのＱ出力もハイドなる。この５０のＱ出力
が４７のゲートに入力されていため、５０のＱ出力がハ
イの間、４７のゲート出力はロウに固定される、・Ｔ９
においてｙ■Ｗ信号がインアクティブとなるため、５１
のゲート出力もロウとなり、５２のゲート出力もロウと
なり、５２のゲート出力ＴＴＴＴは、インアクティブの
ハイとなる。Ｔ１３まセ、５０のＦ、ＦのＱ出力がハイ
のため、第２メモリアクセスが仮に、バンク０内アドレ
スであるとすると、■τＴτ信号がＴＩＯでアクティブ
となり、τでｎがＴ９でアクティブとなったとしても、
５０のＦ、ＦのＱ出力がＴ１３までハイのため、４８の
Ｆ、ＦのＱ出力をハイにできず、■τ丁丁子号をＴｌｌ
でアクティブにすることはできない、第５図の第１メモ
リアクセスは、４８のＱ出力がＴ３でハイとなるため、
ＲＡＳＯ信号が１３〜１９間アクティブとなり、’ｒｗ
とτエマ信号から丁τ丁子信号を発生させるとした場合
、Ｔ５〜Ｔ９がアクティブとなるだけであるので、ＩＣ
ＬＫサイクル長く１τ丁丁信号をアクティブにできたこ
とになる。このため、メモリサイクルをＴ９より長くす
る必要がなくなる。よって、Ｔ３において、■τ丁丁子
号をアクティブにできる場合、つまり、Ｔ３において、
丁Ｔτ下信号でのメモリアクセス要求によって、第４図
の４８のＱ出力をハイにできる場合は、４８のＱ出力で
ある、サイクル終了要求信号Ｎ″？５−ＷＡＩＴＯ信号
は、°アクティブハイである。

第５図において第２のメモリアクセスは、Ｔ９から開始
される。その後の動作は、第１のメモリアクセスと同様
であるが、アクセスされるメモリバンクが１なので、Ｍ
ＥＭＣＩ内の回路が動作する。

本発明の眼目は、各メモリバンクごとに、メモリコント
ローラをもち、各メモリコントローラが前回の自分の担
当のメモリバンクがアクセスされてからの時間経過を、
第４図、４９．５０のＦ、Ｆまで計測し、２ＣＬＫサイ
クルの時間経過に後に５０のＦ、ＦのＱ出力がロウとな
ることで、丁Ｔτ下信号による■τ丁信号の生成を可能
にし、２ＣＬＫサイクル以内での丁Ｔτ下信号によるＩ
τ丁倍信号生成を禁止することである。さらに、この丁
子τ丁信号による、１１丁４６号の生成が行なわれた場
合、ＮＩＴＷＡＩＴ信号がアクティブとなり、ＣＰＵに
対して、メモリサイクル終了要求することを特徴とする
。

（発明の効果〕メモリサイクルにおいて、各メモリバンクの、前回アク
セスからの時間経過を計り、メモリ素持が必要とする最
低減の時間だけ、メモリ素子へのアクセス開始を禁止す
る回路をメモリバンクごとに設けることにより、メモリ
素子へのアクセス開始を可能な限り早められるため、Ｃ
ＰＵのメモリアクセス、スピードを上げることができる
。

【図面の簡単な説明】

第１図は本特許の実施例であるパーソナルコンピュータ
内の、メモリバンクと、メモリコントローラと、メモリ
バンク指定用のアドレスデコーダを示す図、第２図は、
第１メモリアクセスと第２メモリアクセスが異なるメモ
リバンクへのアクセスであった場合の信号のタイミング
チャート図。第３図は、第１メモリアクセスと第２メモリアクセスが
同じメモリバンクへのアクセスであった場合で第２メモ
リアクセスのＣＬＫサイクル数が、第２図の場合と比べ
多くなっていることを示した図、第４図は、メモリコン
トローラの内部をロジック回路で示した図、第５図は、
第４図の信号のタイミングチャート図。１・・・・・・ＣＰＵを含むコンピュータ回路２・・・
・・・ラッチされていないアドレスのデコーダ回路３・・・・・・ラッチしたアドレスのデコード回路４．
５，６，７．８，９・・・・・・メモリコントロール回
路１Ｏ１１１，１２，１３，１４，１５・・・・・・・メ
モリコントロールバンク１６・・・・・・メモリ素子に接続されるアドレス１７
・・・・・・ラッチされていないアドレス１８・・・・
・・ラッチされたアドレス１９・・・・・・１］−Ｃ丁
信号２０・・・・・・ｙ■Ｗ信号２１．２２．２３．２４，２５．２６・・・・・・２の
デコード回路からのメモリバンク指定信号τて丁２７．
２８．２９．３０％３１．３２・・・・・・３のデコー
ド回路からのメモリバンク指定信号τ丁３３．３４．３
５．３６．３７．３８・・・…メモリ素子へのアクセス
信号Ｉτ丁３９．４０．４１，４２．４３．４４・・・・・・メモ
リコントローラからのメモリアクセス終了信号４５・・
・・・・データバス４６・・・・・・インバータ４．７・旧・・３人カッアゲート４８．４９．５０・・・・・・Ｄタイプフリップフロッ
プ５１．５２・旧・・２人カッアゲート以上第２図

Claims

【特許請求の範囲】各メモリバンクごとに、メモリコントローラを備え、該
コントローラは、前回の担当メモリバンクがアクセスされてからの時間経
過を計測する回路を有し、該計測回路よりの出力信号が所定の値の場合には、メモ
リのアクセスを開始させることを特徴とするメモリコン
トロール回路。