JPS63271550A

JPS63271550A - メモリコントロ−ル回路

Info

Publication number: JPS63271550A
Application number: JP10536287A
Authority: JP
Inventors: Shunsaku Miyazawa; 俊作宮澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1987-04-28
Filing date: 1987-04-28
Publication date: 1988-11-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、インターリーブ形式で、アクセスを行う、メ
モリのコントロートル回路に関する。

［従来の技術］メモリアクセス方式において、複数のメモリバンクにメ
モリ素子を分け、メモリアクセスが、メモリバンクを交
互にアクセスするようにして、メモリアクセスをオーバ
ーラツプ可能にし、メモリアクセス・スピードを速める
という、インタリーブと呼ばれる方式が知られている。

この方式を実現する回路として、従来は、前回アクセス
のメモリ番地と次のアクセスのメモリ番地を比較し、同
じバンクへのアクセスであるかどうかを判別し、同じバ
ンクであれば、オーバーラツプさせず、異なるバンクの
場合は、オーバーラツプさせてメモリアクセスするとい
う回路で行なっていた。

［発明が解決しようとする問題点］よって、前回のアクセスバンクアドレスを記憶する、記
憶素子を必要とし、また、今回のバンクアドレスと比較
する比較回路も必要とされた。

このアドレス比較に要する時間が必要なため、メモリア
クセス要求信号に対してのアクセスが、遅れる・という
欠点があった０本発明は、メモリバンクそれぞれが、メ
モリコントロール回路っているため、アドレスデコーデ
で、とのメヰリコントローラを働かせるか指定するだけ
でよ＜、ｉｉｉ回のアクセスバンクを記憶する記憶回路
、ｔｉｉＪ記アドレアドレス比較回路なく、メモリアク
セス要求信号に対して、ただちに、メモリアクセス信号
を生成できる回路を提供することを目的とする。また、
各メモリバンクのメモリ素子が異なり、アクセスとアク
セスの間のアクセス禁止時間の異なるメモリ素子も、各
メモリバンクをコントロールし、メモリコントローラが
、担当するメモリ素子の上記禁止時間に合わせて、禁止
期間を設けるようにすることにより、メモリバンクごと
に、異なる、メモリ素子を用いることも可能とする回路
を提供することを１的とする。

Ｅ問題点を解決するための手段］本発明は、各メモリバンクごとにメモリコントローラを
備え、該コントローラは、前回の担当メモリバンクがア
クセスされてからの時間経過を計測する回路を有じ、該
計測回路よりの出力信号が所定の値の場合には、メモリ
のアクセスを禁止することを特徴とする。

［作用］本発明は、あるメモリバンクにアクセスされてからの経
過時間を計測し、所定時間が経過する以前に、メモリア
クセス要求が、来てもそれを禁止する。

［実施例］以下に本発明の実施例を示す、第１図は１本発明を実現
するためのメモリアクセス回路の実施例である。ｆ５１
図において、１は、ＣＰＵを含むコンピュータ回路であ
り、ｌ以外のメモリコントロール部及びメモリ素子とと
もに、一つのパーソナルコンピューターを構成している
。１の部分から、１６、．１７．１８のアドレス１３号
が出力される。

このアドレス信号は、メモリアクセスにおいて。

メモリを指定するアドレスである。１６，１７゜１８の
違いは、１６が、直接メモリ素子と接続されるアドレス
であり、メモリ素子内のアドレスとなる。１７．１８は
、メモリバンク７を指定するアドレスであり、１７は、
ＣＰＵから出力されるアドレスそのものであり、メモリ
サイクル初期に出力され、メモリサイクルの途中で変化
する信号である。１８は１７のアドレス（６号を、メモ
リサイクルの高径まで保持するために、１７の信号をラ
ッチした信号であり、ラッチ素子を経由しているため、
１７の信号より遅く出力される、１７゜１８信号は、い
ずれも、メモリバンクを指定するのに使用されるが、そ
の指定信号が、２１，２２゜２３．２４，２５，２６．
２７．２Ｂ、２９，３０．３１．３２である。２１，２
２，２３，２４゜２５．２６．は、１７の信号を２のデ
コード回路でデコードしたものであり、各々順にｔ５４
，５図０．３１，３２．は、１８の信号を３のデコード
回路でデコードしたものであり、各々順に第４゜５図の
Ｃ５Ｏ，Ｃ８Ｉ、Ｃ８２，Ｃ５３，Ｃ８４゜Ｃ５５であ
る。

第１図の１９は、ｔ５２，３，４．５図の５ＴＡＴ信号
であり、ＣＰＵが、メモリアクセスサイクルに入る場合
に、第２図に示すように、Ｔ２〜Ｔ６の間アクティブと
なる。ｆ５１図の２０は、第２゜３．４．５図のＭＲＷ
信号であり、第２図に示すように、Ｔ５〜Ｔ９の間アク
ティブとなる。ＳＴＡ’Ｔ信号は、一般にＣＰＵのステ
ータス信号と呼ばれるＣＰＵの動作サイクルを示す信号
から、メモリアクセスサイクルであるときのみ、アクテ
ィブとなるようにデコードした信号である。ＭＲＷ信号
は、ＣＰＵのステータス信号から作られるコヤンド信号
（１０リード、１０ライト、メモリ・リード、メモリ・
ライト、割込みアクノリッジ信号といったもの）のメモ
リ・リード信号とメモリ・ライト信号をオアしたもので
ある。

第１図の４．５．６，７，８，９．は、１０゜１１．１
２，１３，１４．１５の各メモリバンクをそれぞれコン
トロートルする。メモリコントロール回路→あり、４は
ｌＯのコントロール回路。

５は１１のコントロール回路といった具合になっている
。各メモリコントロール回路は、第４図において、その
中身が、ロジック回路として示されている、第１図の４
．５，６，７，８．９がそれぞれ順に、第４図のＭＥＭ
ＣＯ，ＭＥＭＣＩ、ＭＥＭＣ２，ＭＥＭＣ３，ＭＥＭＣ
４，ＭＥＭＣ５である。第４図には、ＭＥＭＣ４とＭＥ
ＭＣ５は記載してないが、ＭＥＭＣＯ〜５はすべて、Ｍ
ＥＭＣＯと同様な回路になっている。。

ｔ５１図の３３．３４，３５，３６，３７．３８は、そ
れぞれ順に、第２．３，４，５．図のＲＡメモリ・バン
クに接続され、メモリ素子を直接アクセスする信号とな
る。

第１図の３９．４０，４１．４２．４３．４４は、各メ
モリ・コントロール回路から出力される、メモリサイク
ル終了要求信号であり、それぞれ順に、第２．３，４．
５の、Ｎ０ＷＡＩＴＯ，Ｎ。

ＷＡＩＴＩ、Ｎ０ＷＡＩＴ２．Ｎ５ＷＡＩＴ３゜Ｎ０Ｗ
Ａ　Ｉ　Ｔ４．Ｎ０ＷＡ　Ｉ　Ｔ５である。このメモリ
サイクル終了要求信号が、どれか１つ出力されると、（
アクティブハイ）第２図で示す様に、４ＣＬＫサイクル
でメモリアクセスサイクルが終了する。ｆ５３図のｆ：
５２メモリアクセスの°様に、メモリサイクル終了要求
信号が出力されないと、６ＣＬＫサイクルメモリアクセ
スが続き、２ＣＬＫサイクルだけ長くなる。

以下、第５図に示す、第１．ｆｊＳ２メモリアクセスを
例にして、第１図、第４図の回路の各信号を明らかにし
、本特許のメモリコントロール回路を説明する。

ｔ５５図のＴ！において、第１メモリアクセスが開始さ
れる、バンク０内のメモリへのアクセスであることがＣ
ＰＵからアドレス（３号で出力され、バンク０を指定す
る。ＥＣ３Ｏ信号がアクティブとなる。Ｔ２において５
ＴＡＴ信号がアクティブとなり、第４図の４７の３人カ
ッアゲートの出力がハイとなる。Ｔ３においてｆｆ１４
図の４８のＦ・ＦのＱ出力がハイとなり、５ＴＡＴ信号
によってメモリアクセス信号ＲＡＳＯがアクティブにな
った状態である。Ｔ５において、ラッチしたアドレスに
よるバンク０を指定するＣ１０信号がアクティブとなり
、コマンド信号であるＭＲＷ信号もアクティブとなり、
第４図の５１の２人カッアゲートの出力がハイとなる。

ＲＡＳＯ信号は、４７の出力と５１の出力の５２による
ノアゲート出力であり、Ｔ５からＴ６までは両方によっ
て、「τ１１信号をアクティブにしている。Ｔ６におい
て、４８のＱ出力が、ロウとなり、ＲＡＳＯ信号をアク
ティブにするのは、５１のゲート出力だけとなる。Ｔ７
において、４９のＦ−ＦのＱＩＪｊ力がハイとなり、Ｔ
９において５０のＦ−ＦのＱ出力もハイとなる。この５
０の出力が４７のゲートに入力されているため、５０の
Ｑ出力がハイの間、４７のゲート出力はロウに固定され
る、Ｔ９においてＭＲＷ信号がインアクティブとなるた
め、５１のゲート出力もロウとなり、５２のゲート出力
ＲＡｌは、インアクティブのハイとなる。Ｔ１３まで。

５０のＦ−ＦのＱ出力がハイのため、第２メモリアクセ
スが仮りに、バンク０内アドレスであるとするど、５Ｔ
ＡＴ信号がＴＩＧでアクティブとなり、５０のＦ−Ｆの
Ｑ出力がＴ１３までハイのため、４８のＦ−ＦのＱ出力
をハイにできず、ＲＡＳＯｉ号をＴｌｌでアクティブに
することはできない、第５図のＷＳ１メモリアクセスは
、４ＢのＱ出力がＴ３でハイとなるため、ＲＡＳＯ信号
が１３〜１９間アクティブとなり、ＭＲＷとσττ信号
から■ＡＳＯ信号を発生されるとした場合、Ｔ５〜Ｔ９
がアクティブとなるだけであるので、ＩＣＬＫサイクル
長（ＲＡＳＯ信号をアクティブにできたことになる。こ
のため、メモリサイクルをＴ９より長くする必要がなく
なる。よって、Ｔ３において。

ＲＡＳＯ信号をアクティブにできる場合、つまり、Ｔ３
において、５ＴＡＴ信号でのメモリアクセス要求によっ
て、第４図の４８のＱ出力をハイにできる場合体、４８
のＱ出力である、サイクル終了要求信号Ｎ０ＷＡＩＴＯ
信号がアクティブとなる。

Ｎ０ＷＡＩＴ２号は、アクティブ　ハイである。

第５図においそ第２図のメモリアクセスは、Ｔ９から開
始される。その後の動作は、第１のメモリアクセスと同
様であるが、アクセスされるメモリバンクが１なので、
ＭＥＭＣｌ内の回路が動作する。

本発明の眼目は、各メモリバンクごトニ、メモリコント
ローラをもち、各メモリコントローラが前回の自分の担
当のメモリバンクがアクセスされてからの時間経過を、
第４図、４９．５０のＦ・Ｆで計測し％２ＣＬＫサイク
ルの時間経過に後に５０のＦ−ＦのＱ出力がロウとなる
ことで、ＳＴｒ〒信号によるＲＡＳ信号の生成を可能に
し、２ＣＬＫサイクル以内での５ＴＡＴ信号による「ｌ
Ｓ信号の生成を禁止することである。さらに、この５Ｔ
ＡＴ信号による、ＲＡ　Ｓ　（ｉ号の生成が行なわれた
場合、Ｎ０ＷＡＩＴ信号がアクティブとなり、ＣＰＵに
対し、て、メモリサイクル終了要求することを特徴とす
る。

［発明の効果］メモリサイクルにおいて、各メモリバンクの。

前回アクセスからの時間経過を計り、メモリ素子が必要
とする最低限の時間だけ、メモリ素子へのアクセス開始
を禁止する回路をメモリバンクごとに設けることにより
、メモリ素子へのアクセス開始を可能な限り早められる
ため、ＣＰＵのメモリアクセス・スピードを上げること
ができる。

【図面の簡単な説明】

第１図は本特許の実施例であるパーソナルコンピュータ
内の、メモリバンクと、メモリコントローラと、メモリ
バンク７指定用のアドレスデコーダを示す図。ｔ５２図は、第１メモリアクセスと第２メモリアクセス
が異なるメモリバンクへのアクセスであった場合の信号
のタイミングチャート図。第３図は、第１メモリアクセスと第２メモリアクセスが
同じメモリバンクへのアクセスであった場合で、第２メ
モリアクセスのＣＬＫサイクル数が、第２図の場合と比
べ多くなっていることを示した図。第４図は、メモリコントローラの内部をロジック回路で
示した図。第５図は、第４図の信号のタイミングチャート図。ｌ・・・ＣＰＵを含むコンピュータ回路２・・・ラッチ
されていないアドレスのデコード回路３・・・ラッチしたアドレスのデコード回路４．５，６
，７，８．９・・・メモリコントロール回路１０．１１，１２，１３，１４．１５・・・メモリバンク１６・・・メモリ素子に接続されるアドレス１７・・・
ラッチされていないアドレス１８・・・ラッチされたア
ドレス１９・・・５ＴＡＴ信号２０・・・ＭＲＷ信号２１．２２，２３，２４，２５．２６・・・２のデコード回路からのメモリバンク指定信号　
ＥＣ３２７，２８，２９，３０，３１，３２＝’・・・３のデ
コード回路からのメモリバンク指定信号　σ１３３．３４．３５，３６，３７．３８・・・メモリ素子へのアクセス信号　「τ１３９．４０
，４１，４２，４３．４４・・・メモリコントローラからのメモリアクセス終了信
号４５・・・データバス４６・・・インバータ４７・・・３人力　ノアゲート４８．４９．５０・・・Ｄタイプ　フリップフロップ５１．５２・・・２人力　ノアゲート以上出願人　　　セイコーエプソン株式会社代理人　弁理士
　　最　上　務　他１名第２図第３因ｆｉ４図ｖＮ５図

Claims

【特許請求の範囲】各メモリバンクごとにメモリコントローラを備え、該コ
ントーラは、前回の担当メモリバンクがアクセスされて
からの時間経過を計測する回路を有し、該計測回路よりの出力信号が所定の値の場合には、メモ
リのアクセスを禁止することを特徴とするメモリコント
ロール回路。