JPH06124236A

JPH06124236A - データ処理装置

Info

Publication number: JPH06124236A
Application number: JP4083362A
Authority: JP
Inventors: Shigeki Matsuoka; 茂樹松岡
Original assignee: MEGACHITSUPUSU KK
Current assignee: MEGACHITSUPUSU KK
Priority date: 1992-03-03
Filing date: 1992-03-03
Publication date: 1994-05-06

Abstract

(57)【要約】【構成】キャッシュメモリ３および低速メモリシステ
ム２からなる階層メモリを備えたデータ処理装置におい
て、ＣＰＵ１の動作クロックに同期してＣＰＵとデータ
を授受する高速メモリ６を備え、デコーダ８により同領
域を選択し、かつ同領域へのメモリアクセスはキャッシ
ュを介さず行うようにした。【効果】高速メモリ領域に書込む場合、キャッシュミ
スによる性能の低下がなくなり、不明確な処理時間を防
止でき、処理時間を明確に定義でき、低速メモリへの書
込みは発生しないので性能低下をなくすことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、階層メモリを有する
ＣＰＵシステムに関し、特にＣＰＵとメモリとのインタ
フェースの改善を図ったものに関するものである。

【０００２】

【従来の技術】図６に従来のこの種のＣＰＵシステムの
一例を示す。この従来例は典型的な階層メモリシステム
であり、小容量の高速メモリを大容量の低速メモリのキ
ャッシュとして使用している。図６において、１はＣＰ
Ｕ、２はＣＰＵが実行すべき命令や処理すべきデータ等
を記憶する低速メモリシステムであり、ＤＲＡＭ等のビ
ット単価の安価なメモリで構成するのが一般的である。
３は低速メモリシステム２に記憶された情報の一部を記
憶しているキャッシュメモリであり、ＳＲＡＭ等のビッ
ト単価は高いが高速なメモリで構成するのが一般的であ
る。４はキャッシュメモリ３が記憶している情報が低速
メモリシステム２のどのアドレスに該当するかのアドレ
ス情報を記憶するキャッシュタグメモリ、５はキャッシ
ュメモリ３およびキャッシュタグメモリ４を制御するキ
ャッシュメモリコントローラ、５１，５２，５３はキャ
ッシュメモリコントローラ５に内蔵された回路であり、
５１はＣＰＵ１が出力する／ＲＤ信号の制御によりキャ
ッシュタグメモリ４から上位アドレス情報AddHi を入力
するゲート、５２はＣＰＵ１が出力する／ＷＲ信号の制
御によりキャッシュタグメモリ４に対し上位アドレス情
報AddHi を出力するゲート、５３はＣＰＵ１が出力する
アドレスADDR中の上位アドレスとキャッシュタグメモリ
に記憶されている上位アドレスAddHi を比較し、これら
が一致しているか否かを示すキャッシュヒット信号Hit
を出力する比較器である。

【０００３】次に動作について説明する。キャッシュメ
モリ３には低速メモリシステム２の一部の内容がマッピ
ングされており、キャッシュタグメモリ４にはキャッシ
ュメモリ３に保持されている内容が低速メモリシステム
２のどの部分に相当するかのアドレス情報を保持してい
る。

【０００４】ＣＰＵ１が命令またはデータを読み込む場
合、ＣＰＵ１はその動作クロックに同期してキャッシュ
メモリ３の内容をＣＰＵ１に取り込み、かつキャッシュ
タグメモリ４の内容をキャシッュメモリコントローラ５
に取り込む。キャッシュタグメモリ４の内容とＣＰＵ１
が出力するアドレスの情報が一致すれば、ＣＰＵ１は取
り込んだキャッシュメモリ３の内容を使って処理を継続
する。キャッシュタグメモリ４の内容とＣＰＵ１が出力
するアドレスの情報が不一致ならば、ＣＰＵ１は処理を
保留し低速メモリシステム２の内容の読み出しを行う。
読み出したデータはキャッシュメモリ３に書きこまれ、
アドレスはキャッシュタグメモリ４にも書きこまれる。

【０００５】これに対し、ＣＰＵ１がデータを書き込む
場合、ＣＰＵ１はキャッシュメモリ３にデータを、キャ
ッシュタグメモリ４にアドレスを書き込むと同時に、低
速メモリシステム２にデータの書込みを要求する。低速
メモリシステム２がＣＰＵの書込み要求を受付可能の場
合、ＣＰＵ１は低速メモリシステム２へデータを書込む
処理を継続する。低速メモリシスシム２がＣＰＵ１の書
込み要求を受付不可能の場合は、ＣＰＵ１は書込み要求
受付が可能になるまで処理を保留する。

【０００６】

【発明が解決しようとする課題】従来のＣＰＵシステム
は以上のように構成されており、かかるシステムの場
合、以下のような問題が生じている。即ち、

【０００７】(1) キャッシュメモリ内にＣＰＵが読み出
したい命令，データがない場合、低速メモリシステムか
ら読み出しを行うので性能が低下する。

【０００８】(2) キャッシュメモリ内にＣＰＵが読み出
したい命令，データがあるかないかは予測不可能なた
め、処理時間を明確に規定できない。これは実時間処理
システムの場合障害となる。

【０００９】(3) 書込みの場合、低速メモリシステムの
書込み要求受付けが不可能ならば、ＣＰＵの処理は保留
され性能が低下する。これは高速にＣＰＵの内容を退避
したい例外処理等のレスポンスを悪くする。

【００１０】また、キャッシュがライトスルー方式の場
合、書込みデータは必ず低速メモリシステムに転送され
るので、低速メモリシステムのバス使用率が高くなる。

【００１１】この発明は、上記のような従来のものの問
題点を解決するためになされたもので、キャッシュミス
による性能の低下がなくなり、処理時間を明確に定義で
き、また、高速メモリ領域に書き込む場合に低速メモリ
への書き込みが発生し、性能が低下するのをなくするこ
とができるＣＰＵシステムを得ることを目的としてい
る。

【００１２】

【課題を解決するための手段】本発明に係るＣＰＵシス
テムは、低速メモリ，キャッシュメモリで構成された階
層メモリシステム以外に、キャッシュメモリと同じタイ
ミングで動作する高速メモリ、および、ＣＰＵが高速メ
モリと命令，データのやりとりを行う場合に高速メモリ
がアクセスされたかどうかを判別するためのデコーダを
設けることにより、ＣＰＵが高速メモリをアクセスする
場合は、高速メモリ領域のみをアクセスするようにする
とともに、ＣＰＵが高速メモリ以外の領域をアクセスし
た場合は通常の階層メモリと同様に動作するように構成
したものである。

【００１３】また、本発明に係るＣＰＵシステムは、上
述のように構成したものにおいて、読出し時、ＣＰＵ
は、同期メモリコントローラからの一致信号を受けて、
これがアクティブならば同期メモリのデータを使用して
処理を行ない、インアクティブならば低速メモリシステ
ムをアクセスし、高速メモリ領域をアクセスする場合は
メモリコントローラの比較器出力を一致状態に固定して
一致信号を常にアクティブにし、高速メモリ領域以外の
領域をアクセスする場合は、キャッシュタグメモリの内
容とアクセスするアドレスが一致する場合に一致信号を
アクティブにし、不一致の場合はインアクティブにし、
書き込み時、同期メモリコントローラはキャッシュメモ
リコントローラと同一の動作を行ない、ＣＰＵは、高速
メモリ領域に書き込む場合だけ、低速メモリシステムへ
の書き込み制御信号をインアクティブにするように構成
したものである。

【００１４】また、本発明に係るＣＰＵシステムは、同
期メモリを命令用とデータ用で別個に用意するようにし
たものである。

【００１５】さらに、本発明に係るＣＰＵシステムは、
キャッシュメモリおよび高速メモリとＣＰＵとのデータ
の授受を同一データバスを介して行なうようにしたもの
である。

【００１６】

【作用】本発明においては、上述のようにデコーダによ
りメモリ領域を高速メモリ領域とそれ以外の領域とに区
分しており、ＣＰＵが高速メモリをアクセスする場合は
キャッシュを介さずアクセスを行ない、高速メモリ領域
以外の領域をアクセスする場合は通常の階層メモリと同
様に、まずキャッシュメモリをアクセスし、キャッシュ
ミスヒットが生じた場合は低速メモリをアクセスするよ
うに動作するので、ＣＰＵはキッシュヒットの場合と同
様に高速メモリの内容を用いて処理を継続でき、低速メ
モリへのアクセスは行わないようにでき、キャッシュミ
スによる性能低下がなくなり、処理時間の不確定さを解
消できる。

【００１７】また、本発明においては、上述のような制
御信号により読出しおよび書き込み動作を行なうように
したので、同期メモリコントローラの比較器にその出力
を固定する機能を付加するだけで、上述のような読出し
動作を実現でき、またＣＰＵを、高速メモリに書き込み
を行なう場合にのみ低速メモリへの書き込み制御信号を
インアクティブにするように変更するだけで、上述のよ
うな書き込み動作を実現できる。

【００１８】また、本発明においては、上述のように同
期メモリが命令用とデータ用で別個に用意されているの
で、ＣＰＵのサイクルを分割しその前半を命令のアクセ
ス，後半をデータのアクセスに割り当てることにより、
ＣＰＵの高速化を図ることができる。

【００１９】さらに、本発明では、上述のように、キャ
ッシュメモリおよび高速メモリとＣＰＵとのデータの授
受を同一データバスを介して行なうようにしたので、Ｃ
ＰＵのデータ線が少なくて済む。

【００２０】

【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるＣＰＵシステムを
示す。図において、６はキャッシュメモリ３と同じタイ
ミングで動作する高速メモリであり、キャッシュメモリ
３と同程度のアクセス速度，同程度の容量を有する。８
はＣＰＵ１が出力する上位アドレスをデコードして、キ
ャッシュメモリ３およびキャッシュタグメモリ４のチッ
プ選択入力／ＣＥを制御するデコーダ、９はデコーダ８
が出力する信号HSELを反転した高速メモリ選択信号／HS
ELを出力し、この高速メモリ選択信号／HSELにより高速
メモリ６のチップ選択入力／ＣＥを制御するインバー
タ、７はキャッシュメモリ３，キャッシュタグメモリ４
および高速メモリ６を制御する同期メモリコントロー
ラ、７１〜７３は同期メモリコントローラ７に内蔵され
た回路であり、７１，７２および７３はそれぞれ図６の
ゲート５１，５２および比較器５３に相当するゲートお
よび比較器である。ただし、比較器７３はＣＰＵ１が出
力するアドレスADDR中の上位アドレスとキャッシュタグ
メモリ４に記憶されている上位アドレスを比較し、これ
らが一致しているか否かを示すキャッシュヒット信号Hi
t を出力する従来の機能に加え、インバータ９が出力す
る高速メモリ選択信号／HSELにより高速メモリ６がチッ
プ選択状態となったとき、その出力を一致状態に固定す
る機能を持つものである。

【００２１】次に動作について説明する。本実施例では
高速メモリ６，キャッシュメモリ４はアドレスバス、デ
ータバスを共有しており、ＣＰＵの動作クロックに同期
した読み出し（／ＲＤ），書込み（／ＷＲ）信号で読み
書きされる。高速メモリかキャッシュメモリかの選択は
デコーダ８によりＣＰＵ１が出力する上位アドレスをデ
コードしてチップ選択入力（／ＣＥ）を制御することで
実施される。

【００２２】ＣＰＵへの命令，データの転送時、ＣＰＵ
１は動作クロックに同期して同期メモリをアクセスし、
それが高速メモリ６領域に一致する場合、同期メモリコ
ントローラ７は常に一致信号を出力し、ＣＰＵ１は高速
メモリ６から読み込んだ命令，データを使って処理を継
続する。

【００２３】一方、ＣＰＵ１に命令，データを転送する
際、ＣＰＵ１がアクセスした領域が高速メモリ６領域で
ない場合はキャッシュメモリ３の内容がＣＰＵに取り込
まれ、キャッシュタグメモリ４の内容がＣＰＵが出力す
る上位アドレスと比較される。これらが一致する場合、
ＣＰＵ１は取り込んだキャッシュメモリ３の内容を使っ
て処理を継続し、不一致のときはＣＰＵ１は内部処理を
保留し、／ＭｅｍＲＤ信号をアクティブにして低速メモ
リシステム２に命令，データを要求する。低速メモリシ
ステム２はそれに応じ命令，データの準備ができるとＲ
ＤＢｕｓｙ信号をインアクティブにし、ＣＰＵへの命
令，データの転送を完了する。同時にキャッシュメモリ
３にも命令，データが書き込まれキャッシュタグメモリ
４にはアドレスが書き込まれる。

【００２４】ＣＰＵ１から同期メモリへのデータ転送
時、ＣＰＵ１は動作クロックに同期して同期メモリをア
クセスし、それが高速メモリ６領域の場合はＣＰＵ１の
出力するデータが高速メモリ６に書き込まれ、／Ｍｅｍ
ＷＲ信号はインアクティブのままで低速メモリシステム
２に書込みを要求しない。

【００２５】一方、ＣＰＵ１が同期メモリにデータを転
送する際、それが高速メモリ領域でない場合はＣＰＵ１
の出力するデータがキャッシュメモリ３に書き込まれ、
アドレスがキャッシュタグメモリ４に書き込まれ、同時
に／ＭｅｍＷＲ信号をアクティブにして低速メモリシス
テム２にデータの書込みを要求する。

【００２６】低速メモリシステム２は書込み可能なら／
ＷＲＢｕｓｙ信号をインアクティブにし、ＣＰＵ１はこ
れを受けて低速メモリシステム２にデータを転送し処理
を継続する。

【００２７】以上の動作をＣＰＵの制御信号に着目して
述べると以下のようになる。即ち、ＣＰＵ１への命令ま
たはデータ転送の場合に高速メモリ選択信号がインアク
ティブのときは、ＣＰＵ１はキャッシュメモリ３の内容
をＣＰＵに転送し、かつキャッシュタグメモリ４の内容
を同期メモリコントローラ７に転送するよう制御信号を
発生し、上記同期メモリコントローラ７はキャッシュタ
グメモリ４の内容をＣＰＵ１の上位アドレスと比較し、
一致した場合は一致信号をアクティブにしてＣＰＵ１に
送出し、ＣＰＵ１は内部処理を継続し、低速メモリシス
テム２に対し読み出しが行われないよう制御信号を発生
し、不一致の場合は一致信号をインアクティブにしてＣ
ＰＵ１に送出し、ＣＰＵ１は内部処理を保留し低速メモ
リシステム２から命令またはデータをＣＰＵ１に転送す
るよう制御信号を発生する。

【００２８】ＣＰＵ１への命令またはデータ転送の場合
に高速メモリ選択信号がアクティブのときは、ＣＰＵ１
は高速メモリ６の内容をＣＰＵ１に転送するよう制御信
号を発生し、上記同期メモリコントローラ７はこのとき
一致信号をアクティブに固定してＣＰＵ１に送出し、Ｃ
ＰＵ１は内部処理を継続し、低速メモリシステム２に対
し読み出しが行われないよう制御信号を発生する。

【００２９】また、ＣＰＵ１からのデータ書込みの場合
に高速メモリ選択信号がインアクティブの時は、ＣＰＵ
１はＣＰＵ１から出力されたデータがキャッシュメモリ
３に書き込まれ、ＣＰＵ１から出力されたアドレスがキ
ャシュタグメモリ４に書き込まれ、かつ低速メモリシス
テム２へデータの書込みが行われるように制御信号を発
生する。

【００３０】ＣＰＵ１からのデータ書込みの場合に高速
メモリ選択信号がアクティブの時は、ＣＰＵ１はＣＰＵ
１から出力されたデータが高速メモリ６に書き込まれる
よう制御信号を発生し、低速メモリシステム２へデータ
の書込みが行われないよう制御信号を発生する。

【００３１】このように、上記実施例によれば、図７
(b) に示すように、デコーダによりメモリ領域を高速メ
モリ領域とそれ以外の領域とに区分し、高速メモリ領域
がアクセスされた場合は、キャッシュメモリを介するこ
となく直接アクセスし、それ以外の領域がアクセスされ
た場合は通常の階層メモリと同様に動作するようにした
ので、使用頻度の高い命令，データを予め高速メモリに
記憶させておくことにより、図７(a) に示す従来システ
ムのように、キャッシュが存在するために生じるキャッ
シュミスヒットによる性能低下をなくすことができ、処
理時間の不確定さがなくなり、処理時間を明確に規定で
きるので、実時間アプリケーションにも対応でき、しか
も高速メモリ領域にデータを書き込む場合、低速メモリ
への書き込みが生じないので、性能低下を生じることが
なく、さらにライトスルー方式のキャッシュを持つ場合
においては、低速メモリバスの使用率が低減できるもの
が得られる。

【００３２】また、上記実施例では、キャッシュメモリ
および高速メモリとＣＰＵとのデータの授受が同一デー
タバスを介して行なうようにしたので、ＣＰＵのデータ
線が少なくて済む。

【００３３】図２は本発明の他の実施例で、図におい
て、図１と同一符号は同一のものを示す。この実施例
は、キャッシュメモリ，キャッシュタグメモリ，高速メ
モリをそれぞれ２つずつ設けることにより、同期メモリ
を命令用とデータ用に分離するようにしたものである。
図において、３１，３２はそれぞれ命令用，データ用の
キャッシュメモリ、４１，４２はそれぞれ命令用，デー
タ用のキャッシュタグメモリ、６１，６２はそれぞれ命
令用，データ用の高速メモリである。８はＣＰＵ１が出
力するキャッシュメモリ３１，３２およびキャッシュタ
グメモリ４１，４２のチップ選択入力／ＣＥを制御する
デコーダ、９はデコーダ８が出力する信号HSELを反転し
た高速メモリ選択信号／HSELを出力し、この高速メモリ
選択信号／HSELにより高速メモリ６１，６２のチップ選
択入力／ＣＥを制御するインバータ、１は図１のＣＰＵ
１に相当するＣＰＵであるが、同期メモリを命令用とデ
ータ用に分離したことに対応して、動作クロックに同期
した読み出し信号／ＲＤを／ＲＤ１，／ＲＤ２の２つ
に、動作クロックに同期した書込み信号／ＷＲを／ＷＲ
１，／ＷＲ２の２つにそれぞれ分離し、／ＲＤ２，／Ｗ
Ｒ２をＣＰＵの動作クロックの半サイクル分、／ＲＤ
１，／ＷＲ１よりずらせて発生するようにしている。１
３は読み出し信号／ＲＤ１，／ＲＤ２の論理積をとって
同期メモリコントローラ７の読み出し制御入力／ＲＤに
入力するアンドゲート、１４は書込み信号／ＷＲ１，／
ＷＲ２の論理積をとって同期メモリコントローラ７の書
込み制御入力／ＷＲに入力するアンドゲート、１２，１
１はＣＰＵ１から出力されたその動作クロックおよびそ
の反転信号により同期メモリコントローラ７から出力さ
れた同期メモリの下位アドレスをそれぞれ保持するラッ
チ、１０はＣＰＵ１から出力されたその動作クロックを
反転するインバータである。

【００３４】この実施例によれば、同期メモリとして命
令用とデータ用の２系統が用意されているので、ＣＰＵ
の１つのサイクルを２つに分割しその前半を命令のアク
セス，後半をデータのアクセスに割り当て、命令アドレ
ス, データアドレスを半サイクルずつ出力することによ
り、図３に示すように、命令, データを半サイクル毎に
データ線を介して授受することができるので、ＣＰＵの
高速化を図ることができる。

【００３５】図４は本発明の他の実施例で、図におい
て、図１と同一符号は同一のものを示す。

【００３６】この実施例は、ＣＰＵがデコーダの出力を
受けてキャッシュメモリ，キャッシュタグメモリと高速
メモリをそれぞれ別々に読み出し，書込み信号を制御す
る例である。ＣＰＵは高速メモリ選択信号がアクティブ
の場合、読み出し時／ＨＲＤ信号，書込み時／ＨＷＲ信
号をアクティブにし、高速メモリ選択信号がインアクテ
ィブの場合、読み出し時では／ＣＲＤ信号を，書込み時
では／ＣＷＲ信号をそれぞれアクティブにする。

【００３７】この実施例によれば、同期メモリは常時選
択されたままであり、メモリがデータを出力するのにあ
る程度準備が整った段階でアクセスを待機するので、チ
ップ選択信号／ＣＥが入力されてはじめて読出しが行な
われる図１の実施例に比しメモリのアクセス時間に余裕
がとれる。

【００３８】図５は本発明のさらに他の実施例を示すも
ので、この実施例は、ＣＰＵと同期メモリコントローラ
を１チップ化し、（図５ではこの同期メモリコントロー
ラを搭載したＣＰＵチップを同期メモリコントローラ７
と示している）、低速メモリと同期メモリでアドレスバ
スを共有する例である。

【００３９】図において、ＣＫ１は同期メモリライトま
たは低速メモリシステムリードライト時にＬとなるクロ
ック、ＣＫ２は同期メモリリード時にＬとなるクロック
である。

【００４０】この実施例によれば、ＣＰＵのアドレスを
一旦同期メモリコントローラで受けて同期メモリに出力
する必要がなくなるので、信号ラインを節減でき、ＣＰ
Ｕチップのピン数の削減が可能となる効果がある。

【００４１】なお、上記各実施例におけるＣＰＵ，同期
メモリコントローラ，デコーダ，キャッシュメモリ，キ
ャッシュタグメモリ，高速メモリ，低速メモリ，インバ
ータの一部またはすべては同一半導体チップ上に搭載し
てもよいし、マルチチップモジュールに内蔵するように
してもよく、上記各実施例と同様の効果を奏する。この
マルチチップモジュールとは同一のパッケージ内に複数
の半導体集積回路チップを収容して構成された半導体装
置である。

【００４２】

【発明の効果】以上のように、本発明に係るＣＰＵシス
テムによれば、キャッシュメモリおよび低速メモリシス
テムからなる階層メモリを備えたＣＰＵシステムにおい
て、ＣＰＵの動作クロックに同期してＣＰＵとデータを
授受する高速メモリを備え、デコーダにより同領域を選
択し、かつ同領域へのメモリアクセスはキャッシュを介
さず行うようにしたので、使用頻度の多い命令，データ
を高速メモリに記憶することにより、

【００４３】(1) キャッシュミスによる性能の低下がな
くなる。

【００４４】(2) 処理時間を明確に定義できる。

【００４５】(3) 高速メモリ領域に書き込む場合、低速
メモリへの書込みは発生しないので性能の低下はなく、
また低速メモリバスの使用率が低減できる。という効果
がある。

【００４６】また、この発明に係るＣＰＵシステムによ
れば、読出し時、ＣＰＵは、同期メモリコントローラか
らの一致信号を受けて、これがアクティブならば同期メ
モリのデータを使用して処理を行ない、インアクティブ
ならば低速メモリシステムをアクセスし、高速メモリ領
域をアクセスする場合はメモリコントローラの比較器出
力を一致状態に固定して一致信号を常にアクティブに
し、高速メモリ領域以外の領域をアクセスする場合は、
キャッシュタグメモリの内容とアクセスするアドレスが
一致する場合に一致信号をアクティブにし、不一致の場
合はインアクティブにし、書き込み時、同期メモリコン
トローラはキャッシュメモリコントローラと同一の動作
を行ない、ＣＰＵは、高速メモリ領域に書き込む場合だ
け、低速メモリシステムへの書き込み制御信号をインア
クティブにするように構成したので、同期メモリコント
ローラおよびＣＰＵを殆ど変更することなく上述のよう
なメモリアクセス方式を実現できる効果がある。

【００４７】また、この発明に係るＣＰＵシステムによ
れば、同期メモリを命令用とデータ用で別個に用意する
ようにしたので、ＣＰＵのサイクルを分割しその前半を
命令のアクセス，後半をデータのアクセスに割り当てる
ことにより、ＣＰＵの高速化を図ることができる効果が
ある。

【００４８】さらに、本発明に係るＣＰＵシステムによ
れば、キャッシュメモリおよび高速メモリとＣＰＵとの
データの授受を同一データバスを介して行なうようにし
たので、ＣＰＵのデータ線が少なくて済むという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例によるＣＰＵシステムを示す
ブロック図である。

【図２】本発明の他の実施例によるＣＰＵシステムを示
すブロック図である。

【図３】図２のＣＰＵシステムのタイムチャート図であ
る。

【図４】本発明のさらに他の実施例によるＣＰＵシステ
ムを示すブロック図である。

【図５】本発明のさらに他の実施例によるＣＰＵシステ
ムを示すブロック図である。

【図６】従来のＣＰＵシステムを示すブロック図であ
る。

【図７】従来および本発明のＣＰＵシステムのメモリエ
リアを示す模式図で、図７(a)は従来のＣＰＵシステム
のメモリエリアを示す模式図、図７(b) は本発明のＣＰ
Ｕシステムのメモリエリアを示す模式図である。

【符号の説明】

１ＣＰＵ２低速メモリシステム３，３１，３２キャッシュメモリ４，４１，４２キャッシュタグメモリ６，６１，６２高速メモリ７同期メモリコントローラ７３比較器８デコーダ９インバータ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年５月２１日

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】データ処理装置

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【産業上の利用分野】この発明は、階層メモリを有する
データ処理装置に関し、特にＣＰＵとメモリとのインタ
フェースの改善を図ったものに関するものである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】

【課題を解決するための手段】本発明に係るデータ処理
装置は、低速メモリ，キャッシュメモリで構成された階
層メモリシステム以外に、キャッシュメモリと同じタイ
ミングで動作する高速メモリ、および、ＣＰＵが高速メ
モリと命令，データのやりとりを行う場合に高速メモリ
がアクセスされたかどうかを判別するためのデコーダを
設けることにより、ＣＰＵが高速メモリをアクセスする
場合は、高速メモリ領域のみをアクセスするようにする
とともに、ＣＰＵが高速メモリ以外の領域をアクセスし
た場合は通常の階層メモリと同様に動作するように構成
したものである。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】また、本発明に係るデータ処理装置は、上
述のように構成したものにおいて、読出し時、ＣＰＵ
は、同期メモリコントローラからの一致信号を受けて、
これがアクティブならば同期メモリのデータを使用して
処理を行ない、インアクティブならば低速メモリシステ
ムをアクセスし、高速メモリ領域をアクセスする場合は
メモリコントローラの比較器出力を一致状態に固定して
一致信号を常にアクティブにし、高速メモリ領域以外の
領域をアクセスする場合は、キャッシュタグメモリの内
容とアクセスするアドレスが一致する場合に一致信号を
アクティブにし、不一致の場合はインアクティブにし、
書き込み時、同期メモリコントローラはキャッシュメモ
リコントローラと同一の動作を行ない、ＣＰＵは、高速
メモリ領域に書き込む場合だけ、低速メモリシステムへ
の書き込み制御信号をインアクティブにするように構成
したものである。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】また、本発明に係るデータ処理装置は、同
期メモリを命令用とデータ用で別個に用意するようにし
たものである。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】さらに、本発明に係るデータ処理装置は、
キャッシュメモリおよび高速メモリとＣＰＵとのデータ
の授受を同一データバスを介して行なうようにしたもの
である。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるデータ処理装置を
示す。図において、６はキャッシュメモリ３と同じタイ
ミングで動作する高速メモリであり、キャッシュメモリ
３と同程度のアクセス速度，同程度の容量を有する。８
はＣＰＵ１が出力する上位アドレスをデコードして、キ
ャッシュメモリ３およびキャッシュタグメモリ４のチッ
プ選択入力／ＣＥを制御するデコーダ、９はデコーダ８
が出力する信号HSELを反転した高速メモリ選択信号／HS
ELを出力し、この高速メモリ選択信号／HSELにより高速
メモリ６のチップ選択入力／ＣＥを制御するインバー
タ、７はキャッシュメモリ３，キャッシュタグメモリ４
および高速メモリ６を制御する同期メモリコントロー
ラ、７１〜７３は同期メモリコントローラ７に内蔵され
た回路であり、７１，７２および７３はそれぞれ図６の
ゲート５１，５２および比較器５３に相当するゲートお
よび比較器である。ただし、比較器７３はＣＰＵ１が出
力するアドレスADDR中の上位アドレスとキャッシュタグ
メモリ４に記憶されている上位アドレスを比較し、これ
らが一致しているか否かを示すキャッシュヒット信号Hi
t を出力する従来の機能に加え、インバータ９が出力す
る高速メモリ選択信号／HSELにより高速メモリ６がチッ
プ選択状態となったとき、その出力を一致状態に固定す
る機能を持つものである。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】

【発明の効果】以上のように、本発明に係るデータ処理
装置によれば、キャッシュメモリおよび低速メモリシス
テムからなる階層メモリを備えたＣＰＵシステムにおい
て、ＣＰＵの動作クロックに同期してＣＰＵとデータを
授受する高速メモリを備え、デコーダにより同領域を選
択し、かつ同領域へのメモリアクセスはキャッシュを介
さず行うようにしたので、使用頻度の多い命令，データ
を高速メモリに記憶することにより、

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】また、この発明に係るデータ処理装置によ
れば、読出し時、ＣＰＵは、同期メモリコントローラか
らの一致信号を受けて、これがアクティブならば同期メ
モリのデータを使用して処理を行ない、インアクティブ
ならば低速メモリシステムをアクセスし、高速メモリ領
域をアクセスする場合はメモリコントローラの比較器出
力を一致状態に固定して一致信号を常にアクティブに
し、高速メモリ領域以外の領域をアクセスする場合は、
キャッシュタグメモリの内容とアクセスするアドレスが
一致する場合に一致信号をアクティブにし、不一致の場
合はインアクティブにし、書き込み時、同期メモリコン
トローラはキャッシュメモリコントローラと同一の動作
を行ない、ＣＰＵは、高速メモリ領域に書き込む場合だ
け、低速メモリシステムへの書き込み制御信号をインア
クティブにするように構成したので、同期メモリコント
ローラおよびＣＰＵを殆ど変更することなく上述のよう
なメモリアクセス方式を実現できる効果がある。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】また、この発明に係るデータ処理装置によ
れば、同期メモリを命令用とデータ用で別個に用意する
ようにしたので、ＣＰＵのサイクルを分割しその前半を
命令のアクセス，後半をデータのアクセスに割り当てる
ことにより、ＣＰＵの高速化を図ることができる効果が
ある。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００４８

【補正方法】変更

【補正内容】

【００４８】さらに、本発明に係るデータ処理装置によ
れば、キャッシュメモリおよび高速メモリとＣＰＵとの
データの授受を同一データバスを介して行なうようにし
たので、ＣＰＵのデータ線が少なくて済むという効果が
ある。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ処理装置を示す
ブロック図である。

【図２】本発明の他の実施例によるデータ処理装置を示
すブロック図である。

【図３】図２のデータ処理装置のタイムチャート図であ
る。

【図４】本発明のさらに他の実施例によるデータ処理装
置を示すブロック図である。

【図５】本発明のさらに他の実施例によるデータ処理装
置を示すブロック図である。

【図６】従来のＣＰＵシステムを示すブロック図であ
る。

【図７】従来のＣＰＵシステムおよび本発明のデータ処
理装置のメモリエリアを示す模式図で、図７(a) は従来
のＣＰＵシステムのメモリエリアを示す模式図、図７
(b) は本発明のデータ処理装置のメモリエリアを示す模
式図である。

【符号の説明】１ＣＰＵ２低速メモリシステム３，３１，３２キャッシュメモリ４，４１，４２キャッシュタグメモリ６，６１，６２高速メモリ７同期メモリコントローラ７３比較器８デコーダ９インバータ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵの動作クロックに同期して、ＣＰ
Ｕに命令を供給またはＣＰＵとデータを授受するキャッ
シュメモリ，高速メモリ，及びキャッシュタグメモリ
（以下、これらメモリを同期メモリとよぶ）と、ＣＰＵの動作クロックと非同期にＣＰＵに命令を供給ま
たはＣＰＵとデータを授受する低速メモリシステムと、前記同期メモリ，低速メモリシステムに記憶された命令
に応じて該同期メモリ，低速メモリシステムに記憶され
たデータを処理すべく該同期メモリ，低速メモリシステ
ムを制御するための制御信号およびアドレスを出力する
ＣＰＵと、前記制御信号およびアドレスに応じて前記同期メモリを
コントロールする同期メモリコントローラと、前記ＣＰＵの出力するアドレスをデコードして高速メモ
リ領域を識別する信号を出力するデコーダとを備え、読出し時または書き込み時において前記ＣＰＵの出力す
るアドレスが高速メモリ領域に該当する場合は当該高速
メモリに対し読出しまたは書き込みを行ない、読出し時において前記ＣＰＵの出力するアドレスが高速
メモリ領域に該当しない場合は、前記キャッシュメモリ
に対し読出しを行ない、当該キャッシュメモリに読出す
べき命令，データがない場合は前記低速メモリをアクセ
スし、書き込み時において前記ＣＰＵの出力するアドレスが高
速メモリ領域に該当しない場合は、前記キャッシュメモ
リおよび前記低速メモリに対し書き込みを行なうことを
特徴とするＣＰＵシステム。
【請求項２】ＣＰＵへの命令またはデータ転送の場合
に高速メモリ選択信号がインアクティブのときは、ＣＰ
Ｕは、キャッシュメモリの内容をＣＰＵに転送しかつキ
ャッシュタグメモリの内容を同期メモリコントローラに
転送するよう制御信号を発生し、前記同期メモリコント
ローラは、キャッシュタグメモリの内容をＣＰＵの上位
アドレスと比較し、一致した場合は一致信号をアクティ
ブにしてＣＰＵに送出し、ＣＰＵは内部処理を継続し、
低速メモリシステムに対し読み出しが行われないよう制
御信号を発生し、不一致の場合は一致信号をインアクテ
ィブにしてＣＰＵに送出し、ＣＰＵは内部処理を保留し
低速メモリシステムから命令またはデータをＣＰＵに転
送するよう制御信号を発生し、ＣＰＵへの命令またはデータ転送の場合に高速メモリ選
択信号がアクティブのときは、ＣＰＵは高速メモリの内
容をＣＰＵに転送するよう制御信号を発生し、前記同期
メモリコントローラは、一致信号をアクティブに固定し
てＣＰＵに送出し、ＣＰＵは内部処理を継続し、低速メ
モリシステムに対し読み出しが行われないよう制御信号
を発生し、ＣＰＵからのデータ書込みの場合に高速メモリ選択信号
がインアクティブの時は、ＣＰＵは、ＣＰＵから出力さ
れたデータがキャッシュメモリに書き込まれ、ＣＰＵか
ら出力されたアドレスがキャシュタグメモリに書き込ま
れ、かつ低速メモリシステムへデータの書込みが行われ
るように制御信号を発生し、ＣＰＵからのデータ書込みの場合に高速メモリ選択信号
がアクティブの時は、ＣＰＵは、ＣＰＵから出力された
データが高速メモリに書き込まれるよう制御信号を発生
し、低速メモリシステムへデータの書込みが行われない
よう制御信号を発生するよう動作することを特徴とする
請求項１記載のＣＰＵシステム。
【請求項３】前記同期メモリを命令用とデータ用で別
個に有することを特徴とする請求項１記載のＣＰＵシス
テム。
【請求項４】前記キャシッュメモリ及び高速メモリと
のデータの授受が同一データバスを通して行われること
を特徴とする請求項１記載のＣＰＵシステム。
【請求項５】前記ＣＰＵ，同期メモリコントローラ，
デコーダ，キャッシュメモリ，キャッシュタグメモリ，
高速メモリ，低速メモリシステムの一部または全てが同
一半導体チップ上に搭載されてなることを特徴とする請
求項１記載のＣＰＵシステム。
【請求項６】前記ＣＰＵ，同期メモリコントローラ，
デコーダ，キャッシュメモリ，キャッシュタグメモリ，
高速メモリ，低速メモリシステムの一部または全てがマ
ルチチップモジュールに内蔵されてなることを特徴とす
る請求項１記載のＣＰＵシステム。