JPH05298122A - マルチタスク処理装置 - Google Patents
マルチタスク処理装置Info
- Publication number
- JPH05298122A JPH05298122A JP4097919A JP9791992A JPH05298122A JP H05298122 A JPH05298122 A JP H05298122A JP 4097919 A JP4097919 A JP 4097919A JP 9791992 A JP9791992 A JP 9791992A JP H05298122 A JPH05298122 A JP H05298122A
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- JP
- Japan
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- processing
- task
- area
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Abstract
(57)【要約】
【目的】 マルチタスク処理においてシステム全体のタ
スク処理を高速化する。 【構成】 主メモリ１の一部の記憶領域１ｂが高速のＳ
ＲＡＭで構成され、その高速記憶領域１ｂがキャッシュ
・メモリ３の非キャッシュ領域に設定されている。そし
て、キャッシュ・メモリ３のヒット率が悪くなるような
負荷の大きいタスクがその高速記憶領域１ｂに割り当て
られている。
スク処理を高速化する。 【構成】 主メモリ１の一部の記憶領域１ｂが高速のＳ
ＲＡＭで構成され、その高速記憶領域１ｂがキャッシュ
・メモリ３の非キャッシュ領域に設定されている。そし
て、キャッシュ・メモリ３のヒット率が悪くなるような
負荷の大きいタスクがその高速記憶領域１ｂに割り当て
られている。
Description
【０００１】
【産業上の利用分野】この発明は、マルチタスク処理装
置に関し、さらに詳細にいえば、キャッシュ・メモリを
備え、複数のタスクを処理するマルチタスク処理装置に
関する。
置に関し、さらに詳細にいえば、キャッシュ・メモリを
備え、複数のタスクを処理するマルチタスク処理装置に
関する。
【０００２】
【従来の技術】従来から、マルチタスク処理が可能なシ
ステムにおいては、扱うプログラム量、データ量が多く
なるので、主メモリが大容量のＤＲＡＭで構成されてい
る。ＤＲＡＭはアクセス速度が遅く、プロセッサの処理
能力を十分には発揮させることができないので、メモリ
アクセスを高速化することが強く要望されている。この
要望を達成するために、図２に示すように、主メモリ１
０とＣＰＵ１１の間に比較的小容量で高速アクセス可能
なキャッシュ・メモリ１２を設けることが一般化しつつ
ある。そして、主メモリ１０とＣＰＵ１１との間にキャ
ッシュ・メモリ１２を介在させたシステムにおいて、主
メモリ１０に対するアクセスを行なう場合には、キャッ
シュ・メモリ１２に該当するデータが存在しなければ、
主メモリ１０に対するアクセスを行ない、主メモリ１０
に対するアクセスに伴って、一定量のデータ（ブロッ
ク）を主メモリ１０からキャッシュ・メモリ１２に転送
する。この場合に、ＣＰＵ１１による主メモリ１０のア
クセスは連続するアドレスに対してなされる可能性が非
常に高いので、続くアクセスをキャッシュ・メモリ１２
に対して行なわせることにより、メモリアクセスを高速
化できる。
ステムにおいては、扱うプログラム量、データ量が多く
なるので、主メモリが大容量のＤＲＡＭで構成されてい
る。ＤＲＡＭはアクセス速度が遅く、プロセッサの処理
能力を十分には発揮させることができないので、メモリ
アクセスを高速化することが強く要望されている。この
要望を達成するために、図２に示すように、主メモリ１
０とＣＰＵ１１の間に比較的小容量で高速アクセス可能
なキャッシュ・メモリ１２を設けることが一般化しつつ
ある。そして、主メモリ１０とＣＰＵ１１との間にキャ
ッシュ・メモリ１２を介在させたシステムにおいて、主
メモリ１０に対するアクセスを行なう場合には、キャッ
シュ・メモリ１２に該当するデータが存在しなければ、
主メモリ１０に対するアクセスを行ない、主メモリ１０
に対するアクセスに伴って、一定量のデータ（ブロッ
ク）を主メモリ１０からキャッシュ・メモリ１２に転送
する。この場合に、ＣＰＵ１１による主メモリ１０のア
クセスは連続するアドレスに対してなされる可能性が非
常に高いので、続くアクセスをキャッシュ・メモリ１２
に対して行なわせることにより、メモリアクセスを高速
化できる。
【０００３】このようなキャッシュ・メモリ１２を設け
ることにより、例えば、処理負荷の小さい５つのタスク
ａ，ｂ，ｃ，ｄ，ｅをａ→ｂ→ｃ→ｄ→ｅ→ａ→ｂ・・
・のようにタスクチェンジしながら処理しようとする場
合、ａ，ｂ，ｃ，ｄ，ｅの各タスクの全てあるいはほと
んどのタスクをキャッシュ・メモリ１２内に収容した場
合には、高いヒット率でタスクの処理を行なうことがで
き、複数タスクを処理するシステムにおける全体として
の処理速度を向上させることができる。
ることにより、例えば、処理負荷の小さい５つのタスク
ａ，ｂ，ｃ，ｄ，ｅをａ→ｂ→ｃ→ｄ→ｅ→ａ→ｂ・・
・のようにタスクチェンジしながら処理しようとする場
合、ａ，ｂ，ｃ，ｄ，ｅの各タスクの全てあるいはほと
んどのタスクをキャッシュ・メモリ１２内に収容した場
合には、高いヒット率でタスクの処理を行なうことがで
き、複数タスクを処理するシステムにおける全体として
の処理速度を向上させることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、処理す
るタスクの中に処理負荷の大きなタスクＡが入り、ａ→
ｂ→Ａ→ｃ→ｄ→Ａ→ｅ→ａ→ｂ・・・のようにタスク
チェンジを行なった場合、タスクＡのチェンジ毎に、キ
ャッシュ・メモリ１２のほとんどの内容がタスクＡの内
容になってしまい、再び小さいタスクａ，ｂ，ｃ，ｄ，
ｅの処理を行なう場合に、それらのタスクａ，ｂ，ｃ，
ｄ，ｅを主メモリ１０から転送しなければならず、シス
テム全体の処理効率が低下する問題点があった。特にタ
スクＡと他の小さいタスクのチェンジをＡ→ａ→Ａ→ａ
・・・のように頻繁に行なった場合、タスクＡのチェン
ジ毎に大きな容量を必要とするタスクＡがキャッシュ・
メモリ１２と主メモリ１０との間で転送されることにな
り、キャッシュ・メモリ１２のヒット率が低下するとと
もに、転送時間の増大による処理効率の低下も問題とな
る。また、キャッシュ・メモリ１２の一部のみがタスク
Ａの内容になる場合でも、キャッシュ・メモリ１２内に
おけるブロック転送先はプロセッサ側からコントロール
できないので、システム全体の処理効率が低下する問題
点は同様に生じる。
るタスクの中に処理負荷の大きなタスクＡが入り、ａ→
ｂ→Ａ→ｃ→ｄ→Ａ→ｅ→ａ→ｂ・・・のようにタスク
チェンジを行なった場合、タスクＡのチェンジ毎に、キ
ャッシュ・メモリ１２のほとんどの内容がタスクＡの内
容になってしまい、再び小さいタスクａ，ｂ，ｃ，ｄ，
ｅの処理を行なう場合に、それらのタスクａ，ｂ，ｃ，
ｄ，ｅを主メモリ１０から転送しなければならず、シス
テム全体の処理効率が低下する問題点があった。特にタ
スクＡと他の小さいタスクのチェンジをＡ→ａ→Ａ→ａ
・・・のように頻繁に行なった場合、タスクＡのチェン
ジ毎に大きな容量を必要とするタスクＡがキャッシュ・
メモリ１２と主メモリ１０との間で転送されることにな
り、キャッシュ・メモリ１２のヒット率が低下するとと
もに、転送時間の増大による処理効率の低下も問題とな
る。また、キャッシュ・メモリ１２の一部のみがタスク
Ａの内容になる場合でも、キャッシュ・メモリ１２内に
おけるブロック転送先はプロセッサ側からコントロール
できないので、システム全体の処理効率が低下する問題
点は同様に生じる。
【０００５】また、キャッシュ・メモリ１２の記憶容量
を大きくすることも考えられるが、キャッシュ・メモリ
１２の利用率が低下するのみならず、ブロック転送先は
プロセッサ側からコントロールできないので前記問題点
が解消できる保証はない。
を大きくすることも考えられるが、キャッシュ・メモリ
１２の利用率が低下するのみならず、ブロック転送先は
プロセッサ側からコントロールできないので前記問題点
が解消できる保証はない。
【０００６】
【発明の目的】この発明は上記の問題点に鑑みてなされ
たものであり、複数のタスクを使用するシステムにおい
て、システム全体のタスク処理を高速化できるマルチタ
スク処理装置を提供することを目的としている。
たものであり、複数のタスクを使用するシステムにおい
て、システム全体のタスク処理を高速化できるマルチタ
スク処理装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの、請求項１のマルチタスク処理装置は、マルチタス
ク処理可能な処理手段と、主メモリとの間にキャッシュ
・メモリを介在させてなるマルチタスク処理装置におい
て、主メモリの一部を高速アクセス可能な高速メモリ領
域に設定するとともに、非キャッシュ領域に割り当て、
特定のタスクを高速メモリ領域に割り当てている。
めの、請求項１のマルチタスク処理装置は、マルチタス
ク処理可能な処理手段と、主メモリとの間にキャッシュ
・メモリを介在させてなるマルチタスク処理装置におい
て、主メモリの一部を高速アクセス可能な高速メモリ領
域に設定するとともに、非キャッシュ領域に割り当て、
特定のタスクを高速メモリ領域に割り当てている。
【０００８】
【作用】請求項１のマルチタスク処理装置であれば、マ
ルチタスク処理を行なう場合に、処理負荷の大きいよう
な特定のタスクはキャッシュ・メモリの処理から除外さ
れるので、特定のタスク以外のタスクについてはキャッ
シュ・メモリ内においてヒット率が高い状態でタスクを
処理することができるとともに、特定タスクを処理する
場合は特定タスクが主メモリの高速領域に割り当てられ
ているので高速に処理できる。したがって、システム全
体のタスク処理を高速化することができる。
ルチタスク処理を行なう場合に、処理負荷の大きいよう
な特定のタスクはキャッシュ・メモリの処理から除外さ
れるので、特定のタスク以外のタスクについてはキャッ
シュ・メモリ内においてヒット率が高い状態でタスクを
処理することができるとともに、特定タスクを処理する
場合は特定タスクが主メモリの高速領域に割り当てられ
ているので高速に処理できる。したがって、システム全
体のタスク処理を高速化することができる。
【０００９】
【実施例】以下、実施例を示す添付図面によって詳細に
説明する。図１はこの発明のマルチタスク処理装置の一
実施例を示すブロック図である。このマルチタスク処理
装置は、主メモリ１と、ＣＰＵ２と、主メモリ１とＣＰ
Ｕ２との間に設けられたキャッシュメモリ３とを有して
いる。ＣＰＵ２は所定のオペレーション・システムで動
作するマイクロプロセッサなどで構成される。キャッシ
ュ・メモリ３は通常、ＳＲＡＭで構成され、システム
上、ヒット率を向上できる最適な容量が選択される。主
メモリ１は大容量、低速のＤＲＡＭで構成された低速領
域１ａと、高速のＳＲＡＭで構成された高速領域１ｂと
を有しており、低速領域１ａはキャッシュ・メモリ３の
キャッシュ領域に設定され、高速領域１ｂは非キャッシ
ュ領域に設定されている。また、キャッシュ・メモリ３
のヒット率を悪くする処理負荷の大きなタスクＡは、高
速領域１ｂに割り当てられており、処理負荷の大きなタ
スクＡ以外の小さいタスクａ，ｂ，ｃ，ｄ，ｅは低速領
域１ａに割り当てられている。
説明する。図１はこの発明のマルチタスク処理装置の一
実施例を示すブロック図である。このマルチタスク処理
装置は、主メモリ１と、ＣＰＵ２と、主メモリ１とＣＰ
Ｕ２との間に設けられたキャッシュメモリ３とを有して
いる。ＣＰＵ２は所定のオペレーション・システムで動
作するマイクロプロセッサなどで構成される。キャッシ
ュ・メモリ３は通常、ＳＲＡＭで構成され、システム
上、ヒット率を向上できる最適な容量が選択される。主
メモリ１は大容量、低速のＤＲＡＭで構成された低速領
域１ａと、高速のＳＲＡＭで構成された高速領域１ｂと
を有しており、低速領域１ａはキャッシュ・メモリ３の
キャッシュ領域に設定され、高速領域１ｂは非キャッシ
ュ領域に設定されている。また、キャッシュ・メモリ３
のヒット率を悪くする処理負荷の大きなタスクＡは、高
速領域１ｂに割り当てられており、処理負荷の大きなタ
スクＡ以外の小さいタスクａ，ｂ，ｃ，ｄ，ｅは低速領
域１ａに割り当てられている。
【００１０】このように構成されたマルチタスク処理装
置の動作は次のとおりである。図示しない入力装置から
の入力などにより、処理負荷の小さい５つのタスクａ，
ｂ，ｃ，ｄ，ｅをａ→ｂ→ｃ→ｄ→ｅ→ａ→ｂ→・・・
のようにタスクチェンジを行ないながら実行する時は、
所定のキャッシュ・メモリ管理アルゴリズムにより、キ
ャッシュ・メモリ３には処理しようとするタスクａ，タ
スクｂ，タスクｃ，タスクｄ，タスクｅが順次、キャッ
シュ・メモリ３内に収容され、高いヒット率で処理を実
行できる。そして、キャッシュ・メモリ３の容量と５つ
のタスクａ，ｂ，ｃ，ｄ，ｅの大きさの関係により、キ
ャッシュ・メモリ３内に求めるタスクがない場合は、主
メモリ１の低速領域１ａとの間で所定の転送処理を行な
うが、処理負荷の大きいタスクＡをキャッシュ・メモリ
３が扱うことはないので、キャッシュ・メモリ３のヒッ
ト率を低下させることがなくなり、前記した従来の場合
に比べて処理の早いマルチタスク処理が実現できる。
置の動作は次のとおりである。図示しない入力装置から
の入力などにより、処理負荷の小さい５つのタスクａ，
ｂ，ｃ，ｄ，ｅをａ→ｂ→ｃ→ｄ→ｅ→ａ→ｂ→・・・
のようにタスクチェンジを行ないながら実行する時は、
所定のキャッシュ・メモリ管理アルゴリズムにより、キ
ャッシュ・メモリ３には処理しようとするタスクａ，タ
スクｂ，タスクｃ，タスクｄ，タスクｅが順次、キャッ
シュ・メモリ３内に収容され、高いヒット率で処理を実
行できる。そして、キャッシュ・メモリ３の容量と５つ
のタスクａ，ｂ，ｃ，ｄ，ｅの大きさの関係により、キ
ャッシュ・メモリ３内に求めるタスクがない場合は、主
メモリ１の低速領域１ａとの間で所定の転送処理を行な
うが、処理負荷の大きいタスクＡをキャッシュ・メモリ
３が扱うことはないので、キャッシュ・メモリ３のヒッ
ト率を低下させることがなくなり、前記した従来の場合
に比べて処理の早いマルチタスク処理が実現できる。
【００１１】一方、処理負荷の大きいタスクＡを実行す
る時は、タスクＡの割り当てられた高速領域１ｂは非キ
ャッシュ領域なので、キャッシュ・メモリ３を介さずに
直接、主メモリ１にアクセスすることになるが、高速領
域１ｂはＳＲＡＭで構成されているのでタスクＡの処理
を高速に行なうことができる。例えば、グラフィック用
の専用ハードウエアを持たないローコスト・ワークステ
ーション装置において、プロセッサによってグラフィッ
ク処理を行なう場合、高速領域１ｂにグラフィック処理
プログラムを割り当て、グラフィック処理を行なうこと
により、従来の構成に比べてキャッシュ・ミスの発生を
低減させることができ、システム全体の処理効率を向上
させることが可能となる。
る時は、タスクＡの割り当てられた高速領域１ｂは非キ
ャッシュ領域なので、キャッシュ・メモリ３を介さずに
直接、主メモリ１にアクセスすることになるが、高速領
域１ｂはＳＲＡＭで構成されているのでタスクＡの処理
を高速に行なうことができる。例えば、グラフィック用
の専用ハードウエアを持たないローコスト・ワークステ
ーション装置において、プロセッサによってグラフィッ
ク処理を行なう場合、高速領域１ｂにグラフィック処理
プログラムを割り当て、グラフィック処理を行なうこと
により、従来の構成に比べてキャッシュ・ミスの発生を
低減させることができ、システム全体の処理効率を向上
させることが可能となる。
【００１２】なお、処理負荷の大きいタスクを他のタス
クと区別してキャッシュ・メモリの処理から外し、主メ
モリ１の高速領域１ｂに割り当てる方法としては、グラ
フィックプログラムは一般に大きなプログラムとなるの
で、グラフィックプログラムを処理するコマンドをＣＰ
Ｕ２が認識して、グラフィックプログラムを高速領域１
ｂに割り当てる方法がある。
クと区別してキャッシュ・メモリの処理から外し、主メ
モリ１の高速領域１ｂに割り当てる方法としては、グラ
フィックプログラムは一般に大きなプログラムとなるの
で、グラフィックプログラムを処理するコマンドをＣＰ
Ｕ２が認識して、グラフィックプログラムを高速領域１
ｂに割り当てる方法がある。
【００１３】また、グラフィックプログラムに限らず、
プログラム自体にプログラムの大きさに対応して高速領
域１ｂに割り当てるか否かの判別となるフラグを設け、
システムのＯＳ（オペレーション・システム）がプログ
ラムを処理するときに、そのフラグに基づいて、主メモ
リ１の高速領域１ｂにプログラムを割り当てる方法も採
用できる。
プログラム自体にプログラムの大きさに対応して高速領
域１ｂに割り当てるか否かの判別となるフラグを設け、
システムのＯＳ（オペレーション・システム）がプログ
ラムを処理するときに、そのフラグに基づいて、主メモ
リ１の高速領域１ｂにプログラムを割り当てる方法も採
用できる。
【００１４】なお、この発明は上記実施例に限定される
ものではなく、この発明の要旨を変更しない範囲内にお
いて種々の設計変形を施すことが可能である。例えば、
主メモリ１の高速領域１ｂに割り当てる特定タスクとし
ては、処理負荷の大きなタスクの他、所定の要因によ
り、キャッシュ・メモリ３の高速化効果を低減させるよ
うなタスクがあれば、そのようなタスクを主メモリ１の
高速領域１ｂに置くことにより、そのようなタスクをキ
ャッシュ・メモリ処理から外すことができ、キャッシュ
・メモリ３を有効に利用することができる。
ものではなく、この発明の要旨を変更しない範囲内にお
いて種々の設計変形を施すことが可能である。例えば、
主メモリ１の高速領域１ｂに割り当てる特定タスクとし
ては、処理負荷の大きなタスクの他、所定の要因によ
り、キャッシュ・メモリ３の高速化効果を低減させるよ
うなタスクがあれば、そのようなタスクを主メモリ１の
高速領域１ｂに置くことにより、そのようなタスクをキ
ャッシュ・メモリ処理から外すことができ、キャッシュ
・メモリ３を有効に利用することができる。
【００１５】
【発明の効果】以上のように、請求項１の発明では、特
定のタスクは主メモリ内の非キャッシュ領域とされた高
速領域に割り当てられているので、特定タスクを高速に
処理することができるとともに、キャッシュ・メモリに
おいて特定のタスク以外のタスクを高速に処理でき、シ
ステム全体のタスク処理を高速化できるという特有の効
果を奏する。
定のタスクは主メモリ内の非キャッシュ領域とされた高
速領域に割り当てられているので、特定タスクを高速に
処理することができるとともに、キャッシュ・メモリに
おいて特定のタスク以外のタスクを高速に処理でき、シ
ステム全体のタスク処理を高速化できるという特有の効
果を奏する。
【図１】この発明のマルチタスク処理装置の一実施例を
示すブロック図である。
示すブロック図である。
【図２】従来のマルチタスク処理装置の一構成例を示す
ブロック図である。
ブロック図である。
１ 主メモリ １ｂ 高速領域 ２ ＣＰＵ ３
キャッシュ・メモリ
キャッシュ・メモリ
Claims (1)
- 【請求項１】 マルチタスク処理可能な処理手段（２）
と、主メモリ（１）との間にキャッシュ・メモリ（３）
を介在させてなるマルチタスク処理装置において、主メ
モリ（１）の一部を高速アクセス可能な高速メモリ領域
（１ｂ）に設定するとともに、非キャッシュ領域に割り
当て、特定のタスクを高速メモリ領域（１ｂ）に割り当
ててなることを特徴とするマルチタスク処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097919A JPH05298122A (ja) | 1992-04-17 | 1992-04-17 | マルチタスク処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097919A JPH05298122A (ja) | 1992-04-17 | 1992-04-17 | マルチタスク処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298122A true JPH05298122A (ja) | 1993-11-12 |
Family
ID=14205112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097919A Pending JPH05298122A (ja) | 1992-04-17 | 1992-04-17 | マルチタスク処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298122A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005301589A (ja) * | 2004-04-09 | 2005-10-27 | Renesas Technology Corp | データ処理装置 |
| JP2006050641A (ja) * | 2004-08-05 | 2006-02-16 | Lucent Technol Inc | デジタル遅延バッファ及びこれに関連する方法 |
| JP2012504792A (ja) * | 2009-02-17 | 2012-02-23 | 株式会社日立製作所 | 記憶制御装置及び記憶制御装置の制御方法 |
-
1992
- 1992-04-17 JP JP4097919A patent/JPH05298122A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005301589A (ja) * | 2004-04-09 | 2005-10-27 | Renesas Technology Corp | データ処理装置 |
| JP4553622B2 (ja) * | 2004-04-09 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| JP2006050641A (ja) * | 2004-08-05 | 2006-02-16 | Lucent Technol Inc | デジタル遅延バッファ及びこれに関連する方法 |
| JP4673697B2 (ja) * | 2004-08-05 | 2011-04-20 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | デジタル遅延バッファ及びこれに関連する方法 |
| JP2012504792A (ja) * | 2009-02-17 | 2012-02-23 | 株式会社日立製作所 | 記憶制御装置及び記憶制御装置の制御方法 |
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