JP2006050641A - デジタル遅延バッファ及びこれに関連する方法 - Google Patents

Abstract

【課題】 従来の技術に関連する待ち時間遅延に陥ることなく配列データストリームを生成するために、到着する要素間での過度の遅延の影響を制御する。
【解決手段】 デジタル遅延バッファが、高速処理・小容量メモリ部及び低速処理・大容量メモリ部双方に提供される。２つのメモリ部を使用することによって、たとえ１つの部分が過度の遅延を受けても、バッファがｎビットブロックレベルの待ち時間で複数の遅延されたデータ部分から配列データストリームを生成することを可能とする。
【選択図】 図１

Description

本発明は電気通信に関し、特に、デジタル遅延バッファ及びこれに関連する方法に関する。

現在では、多くの通信サービスプロバイダーが同期式光ネットワーク（ＳＯＮＥＴ）をデータ伝送の方法として用いている。データは伝送される前は、複数の部分（例えば、パート、セグメント等）に分離されている。
例えば、ストレージ・エリア・ネットワーク（ＳＡＮ）は、銀行や他の貸付機関によってなされる金融取引のような大量のデータを記憶するために使用される。標準的には、ＳＡＮは主記憶領域及び１以上のバックアップ記憶領域からなる。通常、主記憶領域は（電子形式にされた）オリジナルの取引を記憶する役目を持ち、一方、バックアップ記憶領域は、何らかの理由で主記憶領域に記憶されたオリジナルにアクセスできない場合、不正処理された場合、又は最悪の場合として破壊された場合に備えて、オリジナルの取引のコピーを記憶する役割を持つ。多くの場合、主及びバックアップ記憶領域は同じ地理位置にはない。それでもなお、これらは、オリジナルの取引が主記憶領域に送信される時に、コピーも１以上のバックアップ記憶領域に送信されるような互換性のある伝送ネットワークであるＳＯＮＥＴによって接続されている。

多くの要因−−−その１つは主記憶領域とバックアップ記憶領域との間を転送しなければならない大量のデータである−−−のために、ＳＯＮＥＴに基づくネットワークを動作させる通信サービスプロバイダーは、記憶領域間でデータを仮想連結された（ＶＣ）データとして伝送することを好む。より具体的には、通常、サービスプロバイダーはデータをＳＡＮからＶＣデータストリームにマッピングする。その後、ＶＣデータストリームはさらに、「要素（メンバー）」として知られる複数の部分に分離され、ネットワークで伝送される。通信サービスプロバイダーは、帯域幅を節約し、それによって（希望的には）利益を増やすために、常にデータをより効率的に転送する方法を模索している。

受信端（例えば、記憶領域）では、装置が多数の異なる要素を取得し、それらを再度１つのデータストリームに配列／結合する（集合的には「配列する」）必要がある。

要素の１つが、相対的な話しとして、予期しない長い遅延を受けることもあった。そのような遅延は配列データストリームの生成には不利な影響を与える場合がある。

そのような遅延に対して、それを制御し、相殺し、又は調整する従来の試みは効果がない。なぜなら、その技術がそれら自身の実質的な待ち時間（即ち、処理）遅延を生させるからである。

例えば、ある従来の技術では、低速処理・大容量（ＳＰＬＣ）メモリを用いている。そのようなＳＰＬＣメモリを使用すると、生来的に待ち時間遅延が生じてしまう。より詳しくは、どのメモリでも要となる特性はスループット、アクセス時間、ブロックサイズ及び容量である。ここで、スループットとは、単位時間にメモリに書き込み、又はメモリから読み出すことができる平均ビット数であり、アクセス時間とは、読み込み又は書き込みサイクルを終了するのに要する時間であり、ブロックサイズとは、単一のアクセスサイクル中にメモリに書き込まれる、又はメモリから読み出されるビット数であり、容量はメモリが記憶できる合計ビット数である。

通常、メモリの容量が大きいほど、メモリにアクセスするのにより時間がかかる、即ち、アクセス時間が長くなる。より大きいブロックサイズを用いてＳＰＬＣにアクセスすることによって、ビットあたりの平均アクセス時間が減り、スループットが改善される。しかし、より大きいブロックサイズを使用すると、内在する待ち時間遅延が増大する。

従って、従来の技術に関連する待ち時間遅延に陥ることなく配列データストリームを生成するためには、到着する要素間の、そしてより一般的にはデータストリームの到着部分間の、予期しない長い遅延（「差分遅延」といわれることもある）の影響を制御することが望ましい。

待ち時間遅延は、高速処理・小容量（ＦＰＳＣ）メモリ部及びＳＰＬＣメモリ部双方を含むデジタルデータストリーム遅延バッファ（以下、「デジタル遅延バッファ」という）を使用することで制御（例えば、固定する、上限を決める等）できることが分かった。

２つのメモリ部の使用によって、本発明の遅延バッファに待ち時間遅延を制御する能力が与えられる。

一実施例では、両メモリ部が１以上のデータ部分を受信する。この部分を受信すると、関連の制御部が各部に関連する遅延を検出するよう動作する。制御部は、検出された遅延の値によって、ＳＰＬＣメモリ部が配列データストリームを生成するのに必要か否かを判定する。なお、ＦＰＳＣは配列データストリームを生成するために常時使用される。これが待ち時間遅延の制御として効果的に作用する。いずれの値もＰＦＳＣメモリ部のメモリ容量が最大に達する期間に等しい期間を超えていなければ、ＳＰＬＣメモリ部を用いる必要はない。一方、１以上の値がその期間を超えると、ＳＰＬＣメモリ部を使用する必要が生ずる。より具体的には、配列データストリームを生成するためにＳＰＬＣメモリ部に記憶されたデータ（即ち、ＶＣデジタルデータストリームの要素）を使用することが必要になる。たとえＳＰＬＣメモリ部が使用されるときでも、待ち時間遅延は、現存の技術を用いてそれらの利用可能レベルを超えないレベルに制御される。

図１に、１以上の主データソース部６ａ、６ｂ、・・・６ｎ（「ｎ」は最後の記憶部を示す）で構成される主データソース５、及び１以上の補助データソース部６０ａ、６０ｂ、・・・６０ｎで構成される補助データソース５０からなるネットワーク１００を示す。本発明の一実施例では、主データ及び補助データソース５及び５０は主及びバックアップデータソース部、即ち、ＳＡＮの記憶領域からなる。デジタルデータ遅延バッファ１及び１０もまた図１に示されている。一般に、主又はバックアップ記憶部の１つに記憶されたデータは転送される必要があるものである。そうするために、このデータは多数のデータ部分として伝送される。当業者には分かるように、そのような部分は最初に作り出され、オリジナルの配列ＶＣデータストリームは多数の異なる配列された部分又は要素（メンバー）に分割される（用語「要素」は、ＶＣデータストリームについて言及する場合に用いるものとし、それは本発明で使用されるただ１つのタイプのデータストリームであることが理解される）。要素は、１つの記憶領域から他の記憶領域へＳＯＮＥＴネットワーク４００を介して伝送された後は、各々は同じ経路を流れなくなるので、非配列状態となる。従って、受信端において、要素は主データソース５又はバックアップデータソース５０のいずれかに送信される前に、デジタル遅延バッファ１及び１０の一方によって再配列（即ち、配列）される。

説明を続ける前に注記すると、図１ではデータのソースとしてＳＡＮの使用を示すとともに、ＳＯＮＥＴネットワークとしてネットワーク４００を示しているが、本発明は多くの異なるデータソースのタイプ及び多くのネットワークのタイプに関連する待ち時間遅延を制御するために用いられるものである。今後の説明を簡単にするために、ＳＡＮ及びＳＯＮＥＴネットワークの記憶領域が、データソース及びネットワークの例としてそれぞれ選ばれている。

今後の説明を更に簡略化するために注記しておくと、デジタル遅延バッファ１０の動作は、デジタル遅延バッファ１の動作が性質上（バッファ１０よりも）小さいものとして、記載される。

図２にデジタル遅延バッファ１０のブロック図を示す。バッファ１０は、ＳＰＬＣメモリ部２０、ＦＰＳＣメモリ部３０及び制御部６０からなるものとして示されている。３つの別個のユニットとして示しているが、３つのユニットの１以上が結合されて少ないユニットを形成してもよいし、更に分割されて追加的なユニットを形成するようにしてもよいことは当然に理解できる。本発明の一実施例において、図２に示すデジタル遅延バッファ１０は以下のように動作する（図３のフローチャートも参照される）。

オリジナルの配列されたＶＣデータストリームを表す１以上のＶＣ要素がデジタル遅延バッファ１０によって経路、即ち、経路４０に沿って受信される。図２には示していないが、デジタル遅延バッファ１０も、データを適切に受信及び送信するための入力／出力部を備えている。１以上のＶＣ要素を受信すると、バッファ１０はそれらの要素をＳＰＬＣメモリ部２０及びＦＰＳＣメモリ部３０双方に転送するよう動作する。ほぼ同時に、制御部６０は、受信された要素各々に関連する遅延を検出するよう動作する。要素各々は発信源とバッファ１０との間の異なる経路を通過してきたので、１以上の要素は異なる遅延を受けてきたことになる。そのような遅延を検出するのが制御部６０の役目である。図２には詳しく示していないが、制御部６０はそのような遅延を検出して処理するための回路及びソフトウエア／ファームウエアを当然に備えている。遅延を検出した後に、制御部６０は更に、受信されたＶＣ要素から配列データストリームを生成するのにＳＰＬＣメモリ部２０が必要か否かを判定するよう動作する。

本発明の一実施例では、検出された遅延がいずれもＦＰＳＣメモリ部のメモリ容量が最大（集合的には「過度の遅延」）に達する期間に等しい期間を超えない場合、制御部６０は、ＦＰＳＣメモリ部３０がＳＰＬＣメモリ部２０に記憶されたデータを用いることなしに１以上の受信されたＶＣ要素から形成された配列データストリームを生成し、出力することを可能とするように動作する。

他の方法では、要素のいずれもが過度の遅延を受けてない限り、それらは、ＦＰＳＣメモリ部３０が最大メモリ容量に達するのにかかる期間よりも短い期間内にＦＰＳＣメモリ部３０に到着する。これによって、ＦＰＳＣメモリ部３０が配列データストリームを生成し始める時に、それが全ての分離したＶＣ要素を受信していることを確実にする。いずれの要素も過度の遅延を受けていない場合、制御部６０は、それまでに想定されていたよりも小さい遅延がＦＰＳＣメモリ部３０を用いて実現されるような配列データストリームを生成することに関連する待ち時間遅延を効果的に制御できる。

しかし、何らかの理由で個々のＶＣ要素の１つが過度の遅延を受けた場合、そのＦＰＳＣメモリ部３０への到着はＦＰＳＣメモリ部３０がその最大容量に達するのにかかる期間を超える期間について遅延される。

より詳しくは、要素が遅延されると、ＦＰＳＣメモリ部３０は他のＶＣ要素を受信し続ける。要素がＦＰＳＣメモリ部３０に到着する時間までに、メモリ部３０は既に最大メモリ容量に達していることになる。実際に、遅れて到着した要素を、データを失うことなく記憶する余裕はない。またさらに、ＦＰＳＣメモリ部３０が、過度の遅延を受けた要素を受信する前に配列データストリームを生成しようとすると、そのように生成されたデータストリームは正確にオリジナルの整列ＶＣデータストリームを表すことにはならない。

それらの理由のために、制御部６０は受信された要素のいずれかが過渡の遅延を受けたか否かを検出して配列データストリームの適切な生成を制御するよう動作する。

実際に、要素の１つが過度の遅延を受けた場合、制御部６０は、ＦＰＳＣメモリ部３０がＳＰＬＣメモリ部２０に記憶された調整可能な量のデータを使用しつつ、配列データストリームを出力することを可能とする。即ち、制御部６０がＦＰＳＣメモリ部３０におけるその最大メモリ容量に達するのにかかる期間を超える遅延を検出すると、配列データストリームがＳＰＬＣメモリ部２０内に記憶されていたいくつかのデータを用いて生成される。

例えば、上記のように、全ての到着するＶＣ要素はメモリ部２０及び３０の双方で受信されるようにしてもよい。従って、ある瞬時の時間においても、全ての要素はメモリ部２０及び３０の各々に記憶されることになる。しかし、要素によっては他の要素よりも速く到着するものもある。より早く（又はより速く）到着した要素は既にメモリ部２０及び３０双方に記憶されているが、残りの部分は到着するのが遅い要素に対するものである。制御部６０は、ＦＰＳＣメモリ部３０が正しくない配列ＶＣデータストリームを読み出してしまうのを許可するのではなく、実際には、先に到着した要素のみに基づく配列データストリームの出力を遅れて到着する要素が到着するまで保留する。この保持動作にＳＰＬＣメモリ部２０の使用が関わってくる。

「保持動作」又は「保留」は配列データストリームの出力に関して用いられるが、これらの用語は単なる説明的なものであることが理解される。実際には、配列データストリームは保留されない。むしろ、結果的に配列されたデータストリームからなる先着要素は、低速処理のＳＰＬＣメモリ部２０から選択される。事実上、配列データストリームは、遅く処理される先着要素を用いて作られる。

他の方法について、ＳＰＬＣメモリ部２０は、データストリームをＦＰＳＣメモリ部３０よりも遅く処理するので、ＦＰＳＣメモリ部３０の場合と比べて、その処理速度によって遅延又は保留時間を生来的に生み出してしまう。制御部６０が、要素の１つが遅延を受けたことを検出すると、制御部６０は更に、その遅延がＦＰＳＣメモリ部３０の最大容量に達するのにかかる時間を越えているかを判定するよう動作する。遅延がその期間を超えている場合、制御部６０は更に、配列データストリームをどれくらい長く「保留」するかを決定する。そうするために、制御部６０は遅延された要素に関連する過度の遅延をＳＰＬＣメモリ部２０内の所定量のメモリに効果的に変換する。

さらに説明を進める前に注記しておくと、本発明は待ち時間遅延を制御してＶＣ要素の過度の遅延の影響を制御しているが、ＳＯＮＥＴネットワーク４００上でのデータの連続的な転送は損なわれず、影響を受けていないことが理解される。

より詳しくは、ＳＰＬＣメモリ部２０は特定のレートのデータを記憶するので、遅延期間はＳＰＬＣメモリ部２０に記憶された所定量のデータに変換される。本発明の更なる実施例では、データ量は制御部６０によって生成された「指標」によって表される。この指標は、過度の遅延の影響を制御するのに必要なＳＰＬＣメモリ部２０に記憶される先着要素からのデータの量を特定するために、制御部６０によって用いられる。

指標を生成した後、制御部６０は、指標に関連するＳＰＬＣメモリ部２０からの所定量のデータを読み出すための命令を送信する。ＳＰＬＣメモリ部２０からデータが読み出されるまでに、最後の要素が到着することになる。遅れて到着する最後の要素がＦＰＳＣメモリ部３０に到着すると、ＦＰＳＣメモリ部３０もＳＰＬＣメモリ部２０から読み出されるデータを受信する。ＦＰＳＣメモリ部３０が関係する限り、全てのデータ（即ち、要素）は同じ時間に到着するように見える。全ての要素が同じ時間に到着するということであれば、メモリ部３０は配列データストリームを正確に生成することができる。

ＳＰＬＣ及びＦＰＳＣメモリ部の組み合わせを用いることにより、本発明のデジタル遅延バッファは、ＦＰＳＣの処理時間からＳＰＬＣの容量（に相当する時間）を範囲とする待ち時間遅延を有する、配列データストリームを生成する能力を提供する。

なお、本発明は２つのメモリ部２０及び３０の間の命令（例えば、切換え命令）の転送を必要としない。例えば、過度の遅延が検出された場合、メモリ部間の切換えメッセージを何らかの従来の技術によって交換する。通常、そのような切換えメッセージ又は命令は、ＦＰＳＣを用いずにＳＰＬＣに配列データストリームの生成を実行するように命令し、又はその逆を命令する。そうすると、切換えメッセージを効果的に送信及び受信してメモリを切り換えるのにかかる時間によって待ち時間遅延が増えるだけである。その代わり、本発明では、例えば、制御部６０はＳＰＬＣメモリ部２０が配列データストリームを生成するのに使用されるかを判定できるので、各メモリ部２０及び３０は、他のメモリ部に関連するメッセージを受信することなく、要素各々を受信することができる。

また、制御部６０は多数のプログラム言語で書かれた１以上のプログラムからなり、ソフトウエア若しくはファームウエア又はその２つの組み合せからなるようにしてもよい。制御部６０はまた、コンピュータ可読媒体、マイクロプロセッサ、デジタル信号プロセッサ又は１以上のメモリ部のようなハードウエアからなる。いかなる状況でも、制御部６０は、要素に関連する遅延を検出すること、及び正しい配列データストリームを出力するようにメモリ部２０及び３０を制御することの双方についての一連の命令を実行することができる。図３に、本発明に従って配列データストリームを生成する際のいくつかのステップを取り上げた概略のフローチャートを示す。

再度注記しておくと、上記の説明ではＳＯＮＥＴに基づく伝送ネットワークにおけるデジタル遅延バッファの使用に焦点を当ててきたが、これは本発明の新しいデジタル遅延バッファのアプリケーションの一例に過ぎない。一般に、（複数の部分の１つ以上が過度の遅延を受けた）複数のデータ部分から単一の配列デジタルデータストリームを生成することが必要ないずれのアプリケーションも、本発明の新しいデジタル遅延バッファを利用することができる。

少し戻るが、ＳＰＬＣメモリ部２０に記憶されたデータを使用することが必要であるということを上記で述べた。この場合、制御部６０は、メモリ部２０から読み出される必要があるデータの量を特定するために、指標を生成する。本発明の更なる実施例では、過度の遅延の変動する性質に対処するために、この指標が調整可能なものとなる。必要とされる特定の指標は、要素が受けた過度の遅延を相殺するのに必要とされるデータの量に直接関係する。

たとえ話を示せば理解しやすいであろう。ＳＯＮＥＴネットワーク４００は２つのサイト間の列車の線路数によって表される。各線路は単一の列車が通過できるように設計されている。出発時刻になると、列車の各々は始点、即ち、始発駅をほぼ同時刻に出発する。

受信、即ち、終着駅で、最も早く到着した列車がバッファ１０へ最も早く到着した要素にたとえられる。列車各々が到着すると、駅長は各列車の同じ番号の車両（ＶＣ要素）から貨物を引き取らなくてはならない。例えば、各列車の３０号車が石炭を運んでいるとする。石炭を運んでいる車両全てを効果的に１つの石炭用車両に連結するために、駅長は最後に到着する列車が到着するまで待ち、そして石炭を３０号車から引き取らなくてはならない。しかし、ある日、列車の１つが過度に遅延を受けたとする。従って、駅長は、列車とその車両を見失うことなしに石炭の１車両を作るように処理するのではなく、最も早く到着した列車とそれらの車両を待避線に誘導し、最後に到着する列車とその車両を待つように指示するようにする。最後に到着する列車とその車両が到着すると、駅長は３０号車から石炭を取り出して石炭で満たされた１車両を作ることができる。駅長は同様のやり方で、この処理を各種類の車両に対して、適切に配列された順序の車両からなる一続きの列車ができるまで繰り返す。

実際には、上記の退避線はＳＰＬＣメモリ部２０に相当する。

同様に、制御部６０は上記の駅長のように動作し、最後の要素がＦＰＳＣメモリ部３０に到着した時に、配列データストリームを生成するのにＳＰＬＣメモリ部２０から必要とされるデータ（例えば、要素とそれらのデータ）の量を決定する指標を選択する。遅れて到着する要素は異なる遅延を受けるので、選択される指標及び必要とされるデータも異なるものとなるはずである。必要とされるデータの量を変化させるために、制御部６０が可変の指標を生成する、と表現することもできる。このため、本発明のデジタル遅延バッファは可変デジタル遅延バッファということができる。

入着するＶＣ要素各々に関連する遅延を制御部６０が検出する方法は多数ある。例えば、各ＳＯＮＥＴフレームは通常、開始マーカーと固定のサイズを持つ。開始マーカーの到着の間にかかる時間を検出することにより、制御部６０は、要素が遅れたか、又は実際に要素がどれくらい遅れたかを検出することができる。更に詳しくは、各要素が、複数フレーム表示（ＭＦＩ）値を順番に収容するいわゆる「Ｈ４」バイトを含む。ネットワーク４００での送信の前に、各要素は同じＭＦＩ値に設定される。バッファ１０によって受信されると、制御部６０は各要素のＭＦＩ値を比較して遅延が起きているかを判定する。なお、要素各々に関連する遅延を検出するのに他の方法を用いることもできる。

先に示したように、メモリ部２０及び３０並びに制御部６０を組み合せて少ないセクションを形成してもよいし、更に分割して追加的なセクションを形成してもよい。本発明の一実施例では、ＦＰＳＣメモリ部３０及び制御部６０は特定用途向け集積回路、即ち、ＡＳＩＣの一部である。本発明の更に他の実施例では、ＦＰＳＣメモリ部３０及び制御部６０はフィールド・プログラマブル・ゲートアレイ、即ち、ＦＰＧＡの一部である。通常は、ＦＰＳＣメモリ部３０及び制御部６０はそのようなＡＳＩＣやＦＰＧＡの内部部材としてみなされ、一方、ＳＰＬＣメモリ部２０がそのようなＡＳＩＣやＦＰＧＡの外部部材としてみなされる。

なお、前述したように、バッファ１はバッファ１０とほぼ同様に動作するものである。なお、更に、データソース５及び５０はＳＡＮからなる場合、ネットワーク４００で伝送される１以上のＶＣ要素は主記憶領域５又はバックアップ記憶領域５０から発生するものである。それらの記憶領域は任意の数の異なるタイプのデータを記憶するための１以上の光ディスクアレイからなるようにして、オリジナルの金融取引を（主記憶領域５に）、及び／又はオリジナルの金融取引に関連するデータのコピーを（バックアップ記憶領域５０に）含んでもよい。

発明のさらに追加の実施例においては、ＳＰＬＣメモリ部２０を選択することが必要とされるが、最後に到着する要素に関連するデータを選択する必要はない。これは、そのような（１つの）要素（又は複数の要素）は、ＳＰＬＣメモリ部２０に到着する時間とほぼ同時にＦＰＳＣメモリ部３０に到着することによる。従って、ＳＰＬＣメモリ部２０からの最後に到着する要素に関連するデータを選択する必要はない。

上記は、本発明を示すいくつかの例を説明するものとしてみなされる。他の例も予見することができるが、それでもなお、それらは特許請求の範囲でより明確に規定される本発明の範囲内にあるものである。

図１は、本発明の一実施例によるデジタル遅延バッファを含むネットワークのブロック図である。 図２は、本発明の一実施例によるデジタル遅延バッファの簡略化したブロック図である。 図３は、本発明の一実施例による配列データストリームを生成するための技術を示すフローチャートである。

符号の説明

１．デジタルデータ遅延バッファ
５．主データソース（主記憶領域）
６ａ〜ｎ．主データソース
１０．デジタルデータ遅延バッファ
２０．ＳＰＬＣメモリ部
３０．ＦＰＳＣメモリ部
４０．経路
５０．補助データソース（バックアップ記憶領域）
６０ａ〜ｎ．補助データソース
６０．制御部
１００．ネットワーク
４００．ネットワーク

Claims (10)

1. デジタルデータストリーム遅延バッファであって、
   オリジナルのデータストリームの１以上の遅延されたデータ部分を受信するように動作する高速処理・小容量（ＦＰＳＣ）メモリ部、
   該オリジナルのデータストリームの１以上の遅延されたデータ部分を受信するように動作する低速処理・大容量（ＳＰＬＣ）メモリ部、及び
   制御部であって、
   該受信された部分各々に関連する遅延を検出し、
   該ＦＰＳＣメモリが、該検出された遅延が該ＦＰＳＣメモリ部のメモリ容量が最大に達する期間に等しい期間を超えない場合は、該オリジナルのデータストリームに関連する配列と実質的に同じ配列を有し、該１以上の部分から該ＳＰＬＣメモリ部に記憶されたデータを用いることなく形成された配列データストリームを出力することを可能とし、
   該ＦＰＳＣメモリ部が、該検出された遅延が該期間を超える場合は、該ＳＰＬＣメモリ部に記憶された選択された可変量のデータを用いて、該配列データストリームを出力することを可能とする
   ように動作する制御部
   からなるバッファ。
2. 請求項１記載のバッファにおいて、該選択されたデータが、最後に到着する遅延データ部分に関連するデータを含まないバッファ。
3. 請求項１記載のバッファにおいて、該検出された遅延がｎビットブロックレベルの遅延であるバッファ。
4. 請求項１記載のバッファにおいて、該１以上の部分の各々が、仮想連結（ＶＣ）されたデータストリームの要素からなるバッファ。
5. 請求項１記載のバッファにおいて、該ＦＰＳＣメモリ部及び制御部は特定用途向け集積回路の一部であるバッファ。
6. 請求項１記載のバッファにおいて、該ＦＰＳＣメモリ部及び制御部はフィールド・プログラマブル・ゲートアレイの一部であるバッファ。
7. 請求項１記載のバッファにおいて、該ＦＰＳＣメモリ部はさらに、該ＳＰＬＣメモリ部に関連するメッセージを受信することなしに該配列データストリームを出力するように動作するバッファ。
8. 配列データストリームを生成する方法であって、
   高速処理・小容量（ＦＰＳＣ）メモリ部で、オリジナルのデータストリームの１以上の遅延されたデータ部分を受信するステップ、
   低速処理・大容量（ＳＰＬＣ）メモリ部で、該オリジナルのデータストリームの１以上の遅延されたデータ部分を受信するステップ、及び
   制御部を用いて、該受信された部分に関連する遅延を検出するステップ
   からなり、
   該方法はさらに、
   該検出された遅延が該ＦＰＳＣメモリ部のメモリ容量が最大に達する期間に等しい期間を超えない場合は、該オリジナルのデータストリームに関連する配列と実質的に同じ配列を有し、該１以上の部分から該ＳＰＬＣメモリ部に記憶されたデータを用いることなく形成された配列データストリームを、該ＦＰＳＣメモリに出力させるステップ、及び
   該検出された遅延が該期間を超える場合は、該ＳＰＬＣメモリ部に記憶された選択された可変量のデータを用いて、該配列データストリームを該ＦＰＳＣメモリ部に出力させるステップ
   からなる方法。
9. 請求項８記載の方法において、該選択されたデータは、最後に到着する遅延データ部分に関連するデータを含まない方法。
10. 請求項８記載の方法であって、さらに、該ＦＰＳＣメモリ部によって、該ＳＰＬＣメモリ部に関連するメッセージを受信することなしに該配列データストリームを出力するステップからなる方法。
    

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