CN1731769B

CN1731769B - 数字延迟缓存器和相关方法

Info

Publication number: CN1731769B
Application number: CN2005100894236A
Authority: CN
Inventors: 那拉亚南·巴斯卡兰; 里查德·J·迪帕斯奎尔; 杰弗里·罗波特·汤; 加里·阿兰·特纳
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 2004-08-05
Filing date: 2005-08-05
Publication date: 2010-05-05
Anticipated expiration: 2025-08-05
Also published as: DE602005004458T2; CN1731769A; EP1624601A2; US20060028902A1; EP1624601B1; DE602005004458D1; JP2006050641A; EP1624601A3; US8762600B2; JP4673697B2

Abstract

提供一种同时具有快速处理小容量存储器部分和慢速处理大容量存储器部分的数字延迟缓存器。使用两个存储器部分允许所述缓存器从多个延迟数据部分生成具有n-位数据块级别等待时间的排列数据流，即使其中一个部分遭受不适当的延迟。

Description

数字延迟缓存器和相关方法

背景技术

如今，许多电信业务提供商用同步光纤网(SONET)作为数据传输的方法。在被传输之前，数据可能被拆分成多个部分(例如：部分，数据段等等)。

例如，存储区网络(SANs)用于存储大量数据，诸如由银行或其他信用机构完成的金融交易。典型地，SAN包括主存储区以及一个或多个备份存储区。主存储区通常负责存储原始交易(该交易已转换成电子形式)，而备份存储区负责存储原始交易的副本，以防万一由于某种原因存储在主要存储区的原始数据无法获得，被损坏或者更糟的是被毁掉了。许多时候，主和备份存储区并不位于同一个地理位置。虽然如此，它们通过SONET兼容的传输网络来连接，这样，当原始交易已发送至主存储区，副本也已经发送至一个或多个备份存储区。

由于许多因素，其中之一是需要在主存储区和备份存储区之间传输的大量数据。运营基于SONET的电信业务提供商网络更希望以虚拟连接(VC)数据在存储区之间传输数据。更具体地讲，业务提供商典型地把数据从SAN映射到VC数据流。此后，VC数据流被进一步拆分成大量已知的“成员”的部分，并沿网络传输。为了节约带宽从而(满怀期望地)提高收益，电信业务提供商正持续地寻找传送数据的更有效的方法。

在接收端(例如，存储区)，需要一个设备来处理许多不同的成员并再一次将它们排列/合并(均参考为“排列”)到一个数据流中。

相对而言，有时成员之一已经遭受到意想不到的长时间的延迟。这种延迟会反过来影响排列数据流的生成。

为了这种延迟所作的控制、弥补和调整(均参考为“控制”)的现有尝试已经无效，因为所使用的技术引入了它们自身固有的等待时间(即，处理)延迟。

例如，一种现有技术使用慢处理大容量(“SPLC”)存储器。使用这种SPLC处理器本质上造成了等待时间延迟。更具体地讲，任何存储器的关键属性都是流量、访问时间、数据块大小和容量，其中流量是在单位时间内能够对存储器进行写入和读取的位的平均数量；访问时间是完成一次读或写周期所需要的时间；数据块大小是在单个访问周期内写入存储器或者从存储器中读取的位的个数；容量是存储器能存储的总位数。

典型地，给定存储器的容量越大，获得访问存储器的时间越长，即访问时间越长。访问SPLC使用较大的数据块会降低每一位的平均访问时间和提高流量。然而，使用较大的数据块增加了固有的等待时间延迟。

因此，为了不招致与现有技术相关的等待时间延迟而生成排列数据流，期望控制到达成员之间以及更广泛地数据流的到达部分之间的不可预期的长时间延迟(有时候参考作为“差分延迟”)的影响。

发明内容

我们已经认识到等待时间延迟能够通过使用数字数据流延迟缓存器(下文称：“数字延迟缓存器”)来控制(例如，固定、加盖)，所述缓存器包括快速处理小容量(“FPSC”)的存储器部分和SPLC处理器部分.

两种处理器部分的使用为本发明的延迟缓存器提供控制等待时间延迟的能力。

在一个示例性实施例中，两种处理器部分都可以接收一个或多个数据部分。在接收这些部分之后，相关控制部分就可操作地以检测与每一个部分相关的延迟。取决于所检测延迟的值，控制部分将确定SPLC存储器是否需要生成排列数据流，可以理解的是FPSC经常用于生成排列数据流。这就有效地起到了控制等待时间延迟的作用。如果这些值都没有超过一个相当于FPSC存储器部分的存储容量达到最大值的时间的时间周期，那么就不需要使用SPLC存储器部分。另一方面，如果这些值的一个或多个超过了该时间周期，那么就需要使用SPLC存储器部分。更特别地，需要使用存储在SPLC存储器部分中的数据(即，VC数字数据流的成员)来生成排列数据流。即使使用了SPLC存储器部分，也要控制等待时间延迟到不超过那些可用的使用现有技术的标准的水平。

附图说明

图1描述了根据本发明的一个实施例包括数字延迟缓存器的网络的框图。

图2描述了根据本发明的一个实施例的数字延迟缓存器的简化框图。

图3描述了根据本发明的一个实施例用于生成排列数据流的技术的简化流程图。

具体实施方式

现在参考图1，图1示出了网络100，其包括由一个或多个主数据源部分6a，6b...6n(其中n表示最后一个存储部分)组成的主数据源5和由一个或多个次数据源部分60a，60b...60n组成的次数据源50。在本发明的一个实施例中，主和次数据源5、50包括主和备份数据源部分或SAN的存储区。图1中还示出了数字延迟缓存器1、10。通常，需要传输存储于主或备份存储部分其中之一的数据。为了这样做，该数据可作为许多数据部分来传输。正如本领域的技术人员所知道的，当这些部分最初被创建时，原始排列的VC数据流被分解成许多不同排列部分或成员(在谈到VC数据流时将使用术语“成员”，应理解的是这仅仅只是本发明所使用的数据流的一种类型)。在通过SONET网络400从一个存储区传输到另一个存储区之后，由于每个成员可能不沿相同的路径传输，成员可变得无序。因此，在接收端，在被发送到主数据源5或备份数据源50之前，成员必须由数字延迟缓存器1、10中的其中一个重新排列(或排列)。

尽管图1描述了SAN用作数据源以及网络400用作SONET网络，在继续之前，应该理解的是本发明可以用于控制与许多不同的数据源类型和许多网络类型相关的等待时间延迟。为了简化下面的说明，SAN的存储区和SONET网络已经分别被选为例子数据源和网络。

为了更进一步简化下面的讨论，将描述数字延迟缓存器10的操作，已经知道数字延迟缓存器1的操作在本质上是相似的。

现在参考图2，图2示出了数字延迟缓存器10的框图，示出的缓存器10包括SPLC存储器部分20，FPSC存储器部分30和控制部分60.尽管作为三个分开的示意，然而应该理解的是，这些单元的一个或多个可以合并以形成更少的单元或进一步分解形成额外的单元.在本发明的一个实施例中，图2所示的数字延迟缓存器10按如下方式操作(也可参照图3所示的流程图).

一个或多个VC成员代表了原始排列，VC数据流可由数字延迟缓存器10沿路径或路径400接收。尽管在图2中没有示出，数字延迟缓存器10也可包括用于适当地接收和传输数据输入/输出部分。在接收一个或多个VC成员后，缓存器10可操作地以转发这些成员到SPLC存储器部分20和FPSC存储器部分30，实际在同一时刻，控制部分60可操作地以检测与每个接收成员相关的延迟。因为每个成员在其始发源和缓存器10之间经过了不同的路径，一个或多个成员可能已经经历了不同的延迟。控制部分60的工作就是检测这种延迟。尽管在图2中没有详细示出，应理解的是控制部分60包括必需的电路和软件/固件以检测和处理这种延迟。在检测延迟之后，控制部分60还可操作地以确定是否需要SPLC存储器部分从所接收到的VC成员生成排列数据流。

在本发明的一个实施例中，控制部分60可操作地用于允许FPSC存储器部分30以生成或输出排列数据流，该数据流从一个或多个接收VC成员中形成，不使用存储在SPLC存储器部分20中的数据，假如不存在所检测到的延迟超过一个周期，该周期等于FPSC存储器部分的存储容量达到最大值的时间(均参考为“不适当的延迟”)。

换一种方式讲，只要任何成员都没有遭受不适当的延迟，它们的每一个都会在小于FPSC存储器部分30达到其最大存储容量的时间内到达FPSC存储部分30。这就确保了当FPSC存储器部分30开始生成排列数据流时，其已经接收到所有分散的VC成员。如果没有成员遭受不适当的延迟，那么控制部分60就可以有效地控制与生成排列数据流相关的等待时间延迟，这样，通过使用FPSC部分30，比以前可能想到的更小的延迟就可以变成现实。

然而，如果出于某种原因，个别VC的其中一个成员已经遭受不适当的延迟，其到达FPSC存储部分30的时间将会延迟一段时间，该时间超过FPSC存储器部分30达到其最大存储容量的时间。

更详细地讲，当成员被延迟，FPSC存储器部分30仍继续接收其它的VC成员，当被延迟的成员到达FPSC存储部分30的时候，部分30可能已经达到了其最大存储容量。实际上，如果不释放数据的话就没有空间存储该迟到的成员。并且，如果存储器部分30在接收已经遭受不适当延迟的成员之前试图生成排列数据流，那么这样生成的数据流就不能正确表示原始排列的VC数据流。

由于这些原因，控制部分60可操作地以检测是否有任何接收的成员已经遭受不适当的延迟以便控制适当的排列数据流生成。

如果事实上成员之一已遭受不适当的延迟，那么控制部分60可操作地以允许FPSC存储器部分30输出排列数据流，然而，这一次使用的是存储于SPLC存储器部分20中的数据的可调整数量。换句话说，当控制部分60检测到超过FPSC存储器部分30达到其最大存储容量所需时间周期的延迟时，可使用存储于SPLC存储器部分20中的某些数据生成排列数据流。

例如，如上文所指出的，所有到达的VC成员都可被存储器部分20、30所接收.因此，在任何给定的即时时间，所有的成员都会存入存储器部分20、30的每一个.然而有一些成员到达的要比其它成员早.尽管较早(或者更快)到达的成员可能已经存入存储器部分20和30，而所剩下的保留给那些较慢到达的成员.实际上，控制部分60还可操作地以保留那些仅仅基于较早到达成员的排列数据流的输出直到延迟的成员已经到达，而不是允许FPSC存储器部分30读出不正确的排列VC数据流.该保持涉及SPLC存储器部分20的使用.

尽管术语“保持”或“保留”在上文用于指关于排列数据流的输出，应该理解，这些术语仅仅为描述性的。事实上，并不保留排列数据流。更适当的说法是，从慢处理SPLC存储器部分20中选出组成最终的排列数据流的较早到达的成员。实际上，通过利用被慢速处理的较早到达的成员就可创建排列数据流。

换一种方式讲，由于SPLC存储器部分20处理数据比存储器部分30慢，与FPSC存储器30相比，其处理速度自然会产生延迟或保留时间。当控制部分60检测到其中的一个成员已遭受延迟时，其还可操作地以确定该延迟是否超过FPSC存储器部分30达到最大存储容量所需的时间。如果延迟超过该时间周期，那么控制部分60还可操作地以确定“保留”排列数据流需要多长时间。为了这样做，控制部分60有效地把与延迟成员相关的不适当延迟转换成SPLC存储器部分20的存储容量。

在进一步往下之前，应该理解即使本发明控制了等待时间延迟以控制VC成员不适当延迟的效果，SONET网络400之上的后续数据转换仍然是完好的、没受影响。

更详细地，由于SPLC存储器部分20是以一定的速率存储数据的，延迟时间周期能被转换成SPLC存储器部分20中存储的数据量。在本发明的还一个的实施例中，数据量可以由控制部分60生成的“索引”表示。该索引可被控制部分60用于从存储在SPLC存储器部分20中的较早到达成员识别控制任何不适当的延迟所需的数据量。

在生成索引之后，控制部分60发送指令以从与索引相关的SPLC存储器部分20读出一个数据量。在数据已经从SPLC存储器部分20中读出的时候，最后一个成员也将到达。最后，延迟到达的成员到达FPSC存储器30，FPSC存储器30也将接收从存储器部分20中读出的数据。就FPSC存储器部分30所关心的而言，所有的数据(即，成员)看起来是同时到达的。因为所有的成员都同时到达，FPSC存储器30就能够正确生成排列数据流。

通过FPSC和SPLC存储器部分的结合使用，本发明的数字延迟缓存器提供了生成排列数据流的延迟时间范围为从FPSC的处理时间到SPLC的容量(等量的时间)的能力。

应该注意的是，本发明不需要两个存储器部分20、30之间的任何指令(例如转换指令)转换。例如，当检测到不适当延迟时，某些现有技术会在存储器部分之间交换转换消息。这样的转换开关消息或指令典型地指示SPLC完成排列数据流的生成而无需使用FPSC或，反之亦然。花费在有效发送和接收转换消息然后转换存储器的时间仅增加到任何一个等待时间延迟上。相反，在本发明中，每个存储器部分20、30都接收每一个成员而不接收与其它存储器部分相关的消息，因为例如控制部分60能够确定SPLC存储器部分20是否被用于生成排列数据流。

还应该理解的是，控制部分60可包括一个或多个以多种编程语言编写的，可包括软件或者固件或者二者的某种结合。控制部分60也可包括硬件，例如计算机可读介质，微处理器，数字信号处理器或者一个或多个存储器部分。无论如何，控制部分60能够执行一系列指令用于检测与成员相关的延迟以及用于控制存储器部分20、30输出正确的排列数据流。图3示出了根据本发明的突出生成排列数据流中的各个步骤的简化流程图。

此外，尽管上述讨论的焦点是使用基于SONET传输网络的数字延迟缓存器，应该理解的是，这只是本发明的新颖数字延迟缓存器的应用的一个例子.通常，任何需要从若干数据部分生成单个排列数字数据流的应用都会利用本发明的新颖数字延迟缓存器，其中上述若干数据部分中的一个或多个已经遭受不适当的延迟.

稍微往回一些，上文提及到可能需要使用存储在SPLC存储器部分20中的数据。当发生这种情况，控制部分60生成索引以便识别需要从存储器部分20中读出的数据数量。在本发明的还一个实施例中，为了解决任何不适当延迟的可变特性，该索引是可调的。所需的该特定索引将会直接与需要弥补成员所遭受的不适当延迟的数据量相关。

也许类比会有帮助，SONET网络400可由两个城市之间的许多铁轨来表示，每一条铁轨都设计成允许一辆列车通过，在某个起始时刻，每辆列车都在基本相同的时刻从起点或始发站出发离开。

在接收站或终点站，最早到达的列车就相当于最早达到缓存器10的成员。当每一辆列车都到达时，车站管理员就必须从每辆列车的同一编号的车厢(VC成员)提取货物。例如，假设每一辆列车的30#车厢运输的是煤。为了有效地把所有装煤的车厢合并成一个运煤车厢，车站管理员必须等到最后一个到达的列车，然后才能从30#车厢提取煤。然而，在一个特定的日子，有一辆列车不适当地延迟了。因此，车站管理员会选择指挥最早到达的列车和它们的车厢在旁边的铁轨等待最后到达的列车及其车厢，而不是在不等待缺席列车及其车厢的情况下继续创建一个装煤的车厢。一旦最后的列车及其车厢到达时，才会允许车站管理员从30#车厢提取煤以装成满满一车厢的煤。以一个类似的方式，车站管理员会为每一种类型的车厢重复这个过程，直到创建了一长列包含适当排列顺序的车厢的列车。

旁边的铁轨实际上相当于SPLC存储器部分20。

类似的，控制部分60的作用就好比列车管理员，当最后一个成员到达FPSC存储器部分30时，其选择一个确定所需的来自SPLC存储器部分20的数据量(例如，成员及其数据的数量)的索引以生成排列数据流。由于最后到达的成员可能遭受到不同的延迟，所选的索引和所需的数据肯定也不同。为了改变所需的数据量，可认为控制部分60生成可变的索引。出于这种原因，本发明的数字延迟缓存器可参考作为可变数字延迟缓存器。

有许多种控制部分60检测与每一个到来的VC成员相关的延迟的方法。例如，每一个SONET帧典型地有一个起始标记和一个固定大小。通过检测它在起始标记到达之间所用的时间，控制部分60能够检测到成员是否被延迟，或成员实际延迟了多长时间。甚至更详细地，每一个成员都包含一个所谓的“H4”字节，该字节反过来包含一个多帧的指示器(“MFI”)值。在沿网络400传输之前，每一个成员都设置了相同的MFI值。一旦被缓存器10收到，控制部分60可操作地以比较每一个成员的MFI值来确定是否发生延迟。应理解的是，可使用其他技术来检测与每个成员相关的延迟。

在本发明的再一个的实施例中，可以在n-位的数据块级别基准上检测延迟，控制部分60可操作地以生成等于n-位数据块级别等待时间延迟的索引。使用n-位数据块级别等待时间(基本上小于现存帧水平的等待时间)生成排列数据流的能力是优势之一，该优势可以通过使用优于现有技术的本发明来实现。

正如之前所指出的，存储器部分20、30和控制部分60可合并以形成更少数目的部分或者进一步拆分以形成额外的部分.在本发明的一个实施例中，FPSC存储器部分30和控制部分60是专用集成电路或者ASIC的一部分.然而在本发明的另一个实施例中，FPSC存储器部分30和控制部分60是现场可编程门阵列或FPGA的一部分.典型地，FPSC存储器部分30和控制部分60被认为是这种ASIC或FPGA的内部组成部分，而SPLC存储器部分20被认为是这种ASIC或FPGA的外部组成部分.

如上所述，应理解的是缓存器1可以与缓存器10基本相似的方式工作。此外，当数据源5、50包括了SANs，应理解的是沿网络400传输的一个或多个VC成员会从主存储区5或者备份存储区50中发起。这些存储区可包括一个或多个用于存储任何数量的不同类型的数据，包括原始金融交易(在主存储区5内)和/或与原始金融交易相关的数据副本(在备份存储区50内)，的磁盘阵列。

在发明的一个附加实施例中，尽管从SPLC存储器部分20选择数据是必须的，但是不需要选择与最后到达的成员相关的数据。这是因为这样一个成员(或多个成员)基本上是同时到达FPSC存储器部分30和SPLC存储器部分20。所以，不需要从SPLC存储器部分20选择与最后到达的成员相关的数据。

前面寻求阐明示意本发明的一些例子。可预见其他的例子但仍然保留在下面较好地详细说明的本发明的范围之内。

Claims

1.一种数字数据流延迟缓存器，包括：

快速处理小容量FPSC存储器部分，用于接收原始数据流的一个或多个延迟数据部分；

慢速处理大容量SPLC存储器部分，用于接收所述原始数据流的一个或多个延迟数据部分；以及

控制部分，用于

检测与每个接收的延迟数据部分相关的延迟，

假定没有任何所述检测的延迟超过相当于所述快速处理小容量FPSC存储器部分的存储容量达到最大值的时间的时间段，允许所述快速处理小容量FPSC存储器部分输出排列数据流，所述排列数据流具有与所述原始数据流相关排列的基本相同的排列，并且不使用存储于所述慢速处理大容量SPLC存储器部分中的数据而根据所述快速处理小容量FPSC存储器部分接收的一个或多个延迟数据部分形成，以及

当一个或多个所述检测的延迟超过所述时间段，允许所述快速处理小容量FPSC存储器部分使用所选的、存储于所述慢速处理大容量SPLC存储器部分中的可变数量的数据输出所述排列数据流。

2.根据权利要求1的所述缓存器，其中所述选择的数据不包括与最后到达的延迟数据部分相关的数据。

3.根据权利要求1的所述缓存器，其中所述检测的延迟为n-位数据块级别延迟。

4.根据权利要求1的所述缓存器，其中所述一个或多个延迟数据部分中的每一个包括虚拟连接VC数据流的一个成员。

5.根据权利要求1的所述缓存器，其中所述快速处理小容量FPSC存储器部分和控制部分是专用集成电路的一部分。

6.根据权利要求1的所述缓存器，其中所述快速处理小容量FPSC存储器部分和控制部分是现场可编程门阵列的一部分。

7.根据权利要求1的所述缓存器，其中所述快速处理小容量FPSC存储器部分还输出所述排列数据流，而无需接收与所述慢速处理大容量SPLC存储器部分相关的消息。

8.一种用于生成排列数据流的方法，包括：

在快速处理小容量FPSC存储器部分中接收原始数据流的一个或多个延迟数据部分；

在慢速处理大容量SPLC存储器部分中接收所述原始数据流的一个或多个延迟数据部分；以及

使用控制部分检测与每个接收的延迟数据部分相关的延迟，所述方法还包括：

9.根据权利要求8的所述方法，其中所述选择的数据不包括与最后到达的延迟数据部分相关的数据.

10.根据权利要求8的所述方法，还包括无需接收与所述慢速处理大容量SPLC存储器部分相关的消息，通过所述快速处理小容量FPSC存储器部分输出所述排列数据流。