JP2001188715A - アクセス装置及びアクセス方法並びにデータ転送装置 - Google Patents
アクセス装置及びアクセス方法並びにデータ転送装置Info
- Publication number
- JP2001188715A JP2001188715A JP37477699A JP37477699A JP2001188715A JP 2001188715 A JP2001188715 A JP 2001188715A JP 37477699 A JP37477699 A JP 37477699A JP 37477699 A JP37477699 A JP 37477699A JP 2001188715 A JP2001188715 A JP 2001188715A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- storage means
- access
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 高速メモリと低速メモリとを組み合せてアク
セス装置を得る場合に仮想的に１つの高速メモリとして
読み出し及び書き込みの出来るシステムを得る。 【解決手段】 少なくとも高速メモリ１０及び低速メモ
リ９を中央情報処理手段（ＣＰＵ）７を介して制御する
様に成したアクセス装置及びアクセス方式並びにデータ
伝送装置に於いて、ＣＰＵ７と高低速メモリ間にメモリ
アクセス制御手段８を設けて、上記複数の高低速メモリ
１０，９を仮想的に高速で読み出し、書き込み可能とす
る。
セス装置を得る場合に仮想的に１つの高速メモリとして
読み出し及び書き込みの出来るシステムを得る。 【解決手段】 少なくとも高速メモリ１０及び低速メモ
リ９を中央情報処理手段（ＣＰＵ）７を介して制御する
様に成したアクセス装置及びアクセス方式並びにデータ
伝送装置に於いて、ＣＰＵ７と高低速メモリ間にメモリ
アクセス制御手段８を設けて、上記複数の高低速メモリ
１０，９を仮想的に高速で読み出し、書き込み可能とす
る。
Description
【０００１】
【発明の属する技術分野】本発明はデータを記憶手段や
情報処理装置へ高速伝送するに適したアクセス装置及び
アクセス方法並びにデータ転送装置に関する。
情報処理装置へ高速伝送するに適したアクセス装置及び
アクセス方法並びにデータ転送装置に関する。
【０００２】
【従来の技術】従来から、記憶手段（以下メモリと記
す）、或はメモリを有する情報処理装置（以下マイクロ
コンピュータ：ＣＰＵと記す）並びにＣＰＵを端末装置
としたホストコンピュータ等で構成した構内ネットワー
ク（ＬＡＮ）やイントラネットやインターネットは広く
利用されている。
す）、或はメモリを有する情報処理装置（以下マイクロ
コンピュータ：ＣＰＵと記す）並びにＣＰＵを端末装置
としたホストコンピュータ等で構成した構内ネットワー
ク（ＬＡＮ）やイントラネットやインターネットは広く
利用されている。
【０００３】図７はインターネットの接続システムを示
すもので、ＣＰＵ動作用のメモリを有する個々の端末装
置１Ａ〜１Ｎはインターネット３に所定のプロバイダ２
を介して接続されている。
すもので、ＣＰＵ動作用のメモリを有する個々の端末装
置１Ａ〜１Ｎはインターネット３に所定のプロバイダ２
を介して接続されている。
【０００４】上述のインターネット上のメインコンピュ
ータ４の所定の情報データをプロバイダ２を介して得よ
うとする場合、高速に情報データを得るためには複数の
個々のＣＰＵを有する例えば端末装置１Ａ及び１Ｃから
の情報データのリクエストに対して、アクナリッジが帰
るまでには、ある程度の時間が必要であるため、高速に
アクセスするためには個々の端末装置１Ａ及び１ＣのＣ
ＰＵ１及びＣＰＵ３上に高速駆動可能なハードディスク
５Ａ及び５Ｂを置く様に成されている。
ータ４の所定の情報データをプロバイダ２を介して得よ
うとする場合、高速に情報データを得るためには複数の
個々のＣＰＵを有する例えば端末装置１Ａ及び１Ｃから
の情報データのリクエストに対して、アクナリッジが帰
るまでには、ある程度の時間が必要であるため、高速に
アクセスするためには個々の端末装置１Ａ及び１ＣのＣ
ＰＵ１及びＣＰＵ３上に高速駆動可能なハードディスク
５Ａ及び５Ｂを置く様に成されている。
【０００５】
【発明が解決しようとする課題】上述のインターネット
等では個々の端末装置１Ａ〜１Ｎ上にハードディスク５
Ａ及び５Ｂが置かれるため、個々の端末装置の高速化に
はシステムが大容量化される弊害があった。
等では個々の端末装置１Ａ〜１Ｎ上にハードディスク５
Ａ及び５Ｂが置かれるため、個々の端末装置の高速化に
はシステムが大容量化される弊害があった。
【０００６】更に、プロバイダ２から各々の端末装置１
Ａ〜１Ｎを視た場合、ホストコンピュータ４からの情報
データの読み出し、書き込み等のアクセス速度、或はア
クセスタイムは各々の端末装置１Ａ〜１Ｎが有する高速
或は低速のメモリに対応して、リクエスト内容に応じて
各々の端末装置１Ａ〜１Ｎにサービスを振り分けるた
め、リクエスト次第で情報データの読み出し、書き込み
速度が変化していた。これを図８で説明する。
Ａ〜１Ｎを視た場合、ホストコンピュータ４からの情報
データの読み出し、書き込み等のアクセス速度、或はア
クセスタイムは各々の端末装置１Ａ〜１Ｎが有する高速
或は低速のメモリに対応して、リクエスト内容に応じて
各々の端末装置１Ａ〜１Ｎにサービスを振り分けるた
め、リクエスト次第で情報データの読み出し、書き込み
速度が変化していた。これを図８で説明する。
【０００７】図８は端末装置１Ａ〜１Ｎで使用するメモ
リによるライトアクセスサイクル及びリードアクセスサ
イクルの違いを説明する波形図であり、図８（ａ）〜図
８（ｅ）は使用するメモリによるライトアクセスサイク
ルの違いを示す波形図であり、図８（ｆ）〜図８（ｊ）
は使用するメモリによるリードアクセスサイクルの違い
を示す波形図である。
リによるライトアクセスサイクル及びリードアクセスサ
イクルの違いを説明する波形図であり、図８（ａ）〜図
８（ｅ）は使用するメモリによるライトアクセスサイク
ルの違いを示す波形図であり、図８（ｆ）〜図８（ｊ）
は使用するメモリによるリードアクセスサイクルの違い
を示す波形図である。
【０００８】図８（ａ）〜図８（ｊ）に於いて、図８
（ａ）及び図８（ｆ）はクロック、図８（ｂ）及び図８
（ｇ）は端末装置１Ａ〜１Ｎが有する高速メモリに対す
るライトアクセス及びリードアクセス開始パルス、図８
（ｃ）及び図８（ｈ）はバースト長８ビットの情報デー
タｄ0 〜ｄ7 を高速メモリへのライト及びリードを示す
ものである。図８（ｃ）ではデータｄ0 がライトアクセ
ス開始パルスの立ち上りと同時に高速メモリ内に書き込
まれ、図８（ｈ）ではデータｄ0 はリードアクセス開始
パルスの立ち下り後に読み出しが行なわれている。
（ａ）及び図８（ｆ）はクロック、図８（ｂ）及び図８
（ｇ）は端末装置１Ａ〜１Ｎが有する高速メモリに対す
るライトアクセス及びリードアクセス開始パルス、図８
（ｃ）及び図８（ｈ）はバースト長８ビットの情報デー
タｄ0 〜ｄ7 を高速メモリへのライト及びリードを示す
ものである。図８（ｃ）ではデータｄ0 がライトアクセ
ス開始パルスの立ち上りと同時に高速メモリ内に書き込
まれ、図８（ｈ）ではデータｄ0 はリードアクセス開始
パルスの立ち下り後に読み出しが行なわれている。
【０００９】図８（ｄ）及び図８（ｉ）は端末装置１Ａ
〜１Ｎが有する低速メモリに対するライトアクセス及び
リードアクセス開始パルス、図８（ｅ）及び図８（ｊ）
はバースト長８ビットの情報データｄ0 〜ｄ7 を低速メ
モリへのライト及びリードを示すものである。図８
（ｅ）ではデータｄ0 はアクセス開始パルス発生後の２
クロック後に低速メモリに書き込まれ、図８（ｊ）では
データｄ0 ではリードアクセス開始パルス発生後の４ク
ロックパルス後に低速パルスから読み出されている。
〜１Ｎが有する低速メモリに対するライトアクセス及び
リードアクセス開始パルス、図８（ｅ）及び図８（ｊ）
はバースト長８ビットの情報データｄ0 〜ｄ7 を低速メ
モリへのライト及びリードを示すものである。図８
（ｅ）ではデータｄ0 はアクセス開始パルス発生後の２
クロック後に低速メモリに書き込まれ、図８（ｊ）では
データｄ0 ではリードアクセス開始パルス発生後の４ク
ロックパルス後に低速パルスから読み出されている。
【００１０】上述の様に情報データの読み出し、書き込
みリクエスト次第でデータのアクセス速度が変化するこ
とになる。
みリクエスト次第でデータのアクセス速度が変化するこ
とになる。
【００１１】本発明は叙上の課題を解決する様に成され
たものであり、発明が解決しようとする課題は複数の高
速メモリ及び低速メモリを有するアクセス装置及びアク
セス方法並びにデータ転送装置に於いて、外部からの情
報データの読み出し、書き込みのリクエストを上記高速
メモリ及び低速メモリへの情報データ読み出し、書き込
みする際に高速に変化するメモリアクセス制御手段を設
けて、アクセス時のＴＡＴ（Turn Around Time）性能を
向上させると共に大容量のデータを容易に扱うことが出
来る様にし、複数の端末装置を高速にアクセスする際に
個々の端末装置上にハードディスクを置かなくても、サ
ーバ側に置くことで個々のユーザ側に設置するメモリの
大容量化を軽減する様に成したものである。
たものであり、発明が解決しようとする課題は複数の高
速メモリ及び低速メモリを有するアクセス装置及びアク
セス方法並びにデータ転送装置に於いて、外部からの情
報データの読み出し、書き込みのリクエストを上記高速
メモリ及び低速メモリへの情報データ読み出し、書き込
みする際に高速に変化するメモリアクセス制御手段を設
けて、アクセス時のＴＡＴ（Turn Around Time）性能を
向上させると共に大容量のデータを容易に扱うことが出
来る様にし、複数の端末装置を高速にアクセスする際に
個々の端末装置上にハードディスクを置かなくても、サ
ーバ側に置くことで個々のユーザ側に設置するメモリの
大容量化を軽減する様に成したものである。
【００１２】
【課題を解決するための手段】本発明のアクセス装置は
高速でデータの読み出し、書き込み可能な少なくとも１
つの第１の記憶手段１０と、低速でデータの読み出し、
書き込みを行なう少なくとも１つの第２の記憶手段９
と、第１及び第２の記憶手段１０，９への外部からのデ
ータの読み出し、書き込み要求に対し、第１及び第２の
記憶手段１０，９のデータの読み出し書き込み速度に対
応したデータの読み出し、書き込み速度のうち高速のデ
ータの読み出し書き込み速度に変換させるアクセス制御
手段８とを具備して成るものである。
高速でデータの読み出し、書き込み可能な少なくとも１
つの第１の記憶手段１０と、低速でデータの読み出し、
書き込みを行なう少なくとも１つの第２の記憶手段９
と、第１及び第２の記憶手段１０，９への外部からのデ
ータの読み出し、書き込み要求に対し、第１及び第２の
記憶手段１０，９のデータの読み出し書き込み速度に対
応したデータの読み出し、書き込み速度のうち高速のデ
ータの読み出し書き込み速度に変換させるアクセス制御
手段８とを具備して成るものである。
【００１３】本発明のアクセス方法は高速でデータの読
み出し、書き込み可能な少なくとも１つの第１の記憶手
段１０と、低速でデータの読み出し、書き込みを行なう
少なくとも１つの第２の記憶手段９とを有し、第１及び
第２の記憶手段１０，９への外部からのデータの高速或
は低速の読み出し、書き込み要求に対し、第１及び第２
の記憶手段１０，９のデータの読み出し書き込み速度に
対応した高速或は低速のデータの読み出し、書き込み速
度のうち高速のデータの読み出し、書き込み速度に変換
してアクセス制御する様に成したものである。
み出し、書き込み可能な少なくとも１つの第１の記憶手
段１０と、低速でデータの読み出し、書き込みを行なう
少なくとも１つの第２の記憶手段９とを有し、第１及び
第２の記憶手段１０，９への外部からのデータの高速或
は低速の読み出し、書き込み要求に対し、第１及び第２
の記憶手段１０，９のデータの読み出し書き込み速度に
対応した高速或は低速のデータの読み出し、書き込み速
度のうち高速のデータの読み出し、書き込み速度に変換
してアクセス制御する様に成したものである。
【００１４】本発明のデータ転送装置は高速でデータの
読み出し、書き込み可能な少なくとも１つの第１の記憶
手段１１ａ及び情報処理手段ＣＰＵ１とを有する第１の
端末手段１１と、低速でデータの読み出し、書き込みを
行なう少なくとも１つの第２の記憶手段１２ａ及び情報
処理手段ＣＰＵ２とを有する第２の端末装置１２と、こ
れら第１及び第２の端末手段１１，１２の外部からのデ
ータの送受信要求に対し、第１及び第２の端末手段１
１，１２へのデータの送受信のデータ転送レートに対応
したデータ転送レートのうち高速に変換するアクセス制
御手段８とを具備する様に成したものである。
読み出し、書き込み可能な少なくとも１つの第１の記憶
手段１１ａ及び情報処理手段ＣＰＵ１とを有する第１の
端末手段１１と、低速でデータの読み出し、書き込みを
行なう少なくとも１つの第２の記憶手段１２ａ及び情報
処理手段ＣＰＵ２とを有する第２の端末装置１２と、こ
れら第１及び第２の端末手段１１，１２の外部からのデ
ータの送受信要求に対し、第１及び第２の端末手段１
１，１２へのデータの送受信のデータ転送レートに対応
したデータ転送レートのうち高速に変換するアクセス制
御手段８とを具備する様に成したものである。
【００１５】本発明によれば、中央情報処理手段である
ＣＰＵやホストＣＰＵ側からみれば高速メモリ９及び低
速メモリ１０或は端末装置１１，１２のＣＰＵ１，ＣＰ
Ｕ２が有するメモリ１１ａ，１２ａを合せた空間を仮想
的な高速メモリとして機能させることができる。
ＣＰＵやホストＣＰＵ側からみれば高速メモリ９及び低
速メモリ１０或は端末装置１１，１２のＣＰＵ１，ＣＰ
Ｕ２が有するメモリ１１ａ，１２ａを合せた空間を仮想
的な高速メモリとして機能させることができる。
【００１６】
【発明の実施の形態】以下、本発明の一形態例のアクセ
ス装置及びアクセス方法並びにデータ転送装置を図１乃
至図６によって詳記する。
ス装置及びアクセス方法並びにデータ転送装置を図１乃
至図６によって詳記する。
【００１７】図１は本例のアクセス装置の系統図を示
し、６はキーボードやモニタ等から成り、サービスを提
供する入出力装置で中央情報処理装置（ＣＰＵ）７と入
出力インターフェースを介して接続されている。
し、６はキーボードやモニタ等から成り、サービスを提
供する入出力装置で中央情報処理装置（ＣＰＵ）７と入
出力インターフェースを介して接続されている。
【００１８】ＣＰＵ７はメモリアクセス制御装置８と所
定のバスを介して接続されている。
定のバスを介して接続されている。
【００１９】メモリアクセス制御装置８はアクセスにオ
ーバーヘッドを持つ第１の記憶手段（以下第１のメモリ
と記す）９とアクセスにオーバーヘッドを持たない第２
の記憶手段（以下第２のメモリと記す）１０から成る複
数のメモリと、バスを介して接続されている。
ーバーヘッドを持つ第１の記憶手段（以下第１のメモリ
と記す）９とアクセスにオーバーヘッドを持たない第２
の記憶手段（以下第２のメモリと記す）１０から成る複
数のメモリと、バスを介して接続されている。
【００２０】第１のメモリ９は例えば、レイテンシー
（latency)の大きい低速用ＳＤＲＡＭ（Synchronus Dyn
amic Randam Access Memory)であり、第２のメモリ１０
はレイテンシーの小さい高速用のＳＲＡＭ（Static RA
M）である。
（latency)の大きい低速用ＳＤＲＡＭ（Synchronus Dyn
amic Randam Access Memory)であり、第２のメモリ１０
はレイテンシーの小さい高速用のＳＲＡＭ（Static RA
M）である。
【００２１】上述の構成では第１のメモリ９及び第２の
メモリ１０の２個のメモリのみを示したが、メモリアク
セス制御装置８には任意の複数のメモリと任意の複数の
メモリを組み合せて接続することが出来る。例えば、通
常のＤＲＡＭやＥＤＯＤＲＡＭ（Extended Data-Out Dy
namic RAM)の数十倍、ＳＤＲＡＭの１０倍程度のアクセ
ス速度を有するＲＤＲＡＭ（Rambus DRAM)等の内部メモ
リやハードディスク装置、磁気ディスク装置、光ディス
ク装置、磁気テープ装置、大容量記憶装置（ＭＳＳ）等
の外部メモリであってもよく、これらメモリを適宜組み
合わすことも出来る。
メモリ１０の２個のメモリのみを示したが、メモリアク
セス制御装置８には任意の複数のメモリと任意の複数の
メモリを組み合せて接続することが出来る。例えば、通
常のＤＲＡＭやＥＤＯＤＲＡＭ（Extended Data-Out Dy
namic RAM)の数十倍、ＳＤＲＡＭの１０倍程度のアクセ
ス速度を有するＲＤＲＡＭ（Rambus DRAM)等の内部メモ
リやハードディスク装置、磁気ディスク装置、光ディス
ク装置、磁気テープ装置、大容量記憶装置（ＭＳＳ）等
の外部メモリであってもよく、これらメモリを適宜組み
合わすことも出来る。
【００２２】又、複数のメモリの組み合せによって、所
定リクエストに対してレイテンシー零の回路を実現する
ことができるがレイテンシーが零ではなく１以上のメモ
リとしてもよい。
定リクエストに対してレイテンシー零の回路を実現する
ことができるがレイテンシーが零ではなく１以上のメモ
リとしてもよい。
【００２３】上述の図１のメモリアクセス制御装置８の
内部の系統図を図３に示す。
内部の系統図を図３に示す。
【００２４】図３に於いて、メモリアクセス制御装置８
内にはライトコマンドを検出するライトコマンド検出回
路８ａ及びリードコマンドを検出するリードコマンド検
出回路８ｂを有し、これら両検出回路８ａ及び８ｂには
ＣＰＵ７からのライトコマンド及びリードコマンドが与
えられる。
内にはライトコマンドを検出するライトコマンド検出回
路８ａ及びリードコマンドを検出するリードコマンド検
出回路８ｂを有し、これら両検出回路８ａ及び８ｂには
ＣＰＵ７からのライトコマンド及びリードコマンドが与
えられる。
【００２５】ライトコマンド検出回路８ａとリードコマ
ンド検出回路８ｂの検出出力はシーケンサ８ｃに供給さ
れる。シーケンサ８ｃは第２のメモリ（ＳＲＡＭ）１０
及び第１のメモリ（ＳＤＲＡＭ）９にバスを介して接続
され、リード及びライトが成される。
ンド検出回路８ｂの検出出力はシーケンサ８ｃに供給さ
れる。シーケンサ８ｃは第２のメモリ（ＳＲＡＭ）１０
及び第１のメモリ（ＳＤＲＡＭ）９にバスを介して接続
され、リード及びライトが成される。
【００２６】ＣＰＵ７のアドレスバスを介して与えられ
るアドレスはＳＤＲＡＭアドレス変換回路８ｄ及びＳＲ
ＡＭアドレス変換回路８ｅに供給される。
るアドレスはＳＤＲＡＭアドレス変換回路８ｄ及びＳＲ
ＡＭアドレス変換回路８ｅに供給される。
【００２７】ＳＤＲＡＭアドレス変換回路８ｄ及びＳＲ
ＡＭアドレス変換回路８ｅはＳＤＲＡＭ９及びＳＲＡＭ
１０へ所定データレートに変換したアドレスを供給す
る。
ＡＭアドレス変換回路８ｅはＳＤＲＡＭ９及びＳＲＡＭ
１０へ所定データレートに変換したアドレスを供給す
る。
【００２８】シーケンサ８ｃからのリード、ライト用の
制御信号はＳＤＲＡＭアドレス変換回路８ｄ及びＳＲＡ
Ｍアドレス変換回路８ｅに供給される。
制御信号はＳＤＲＡＭアドレス変換回路８ｄ及びＳＲＡ
Ｍアドレス変換回路８ｅに供給される。
【００２９】又、ＣＰＵ７からのデータはデータバスス
１５を介して第１及び第２のメモリ９及び１０に与えら
れている。
１５を介して第１及び第２のメモリ９及び１０に与えら
れている。
【００３０】更に、上述のＳＤＲＡＭアドレス変換回路
８ｄ及びＳＲＡＭアドレス変換回路８ｅはＳＤＲＡＭ９
及びＳＲＡＭ１０の種類やバーストデータ長によって変
って来るが、例えばバーストデータ長が８でＳＤＲＡＭ
９及びＳＲＡＭ１０を夫々バースト長４のデータレート
で使用する場合、これらＳＤＲＡＭ及びＳＲＡＭアドレ
ス変換回路８ｄ及び８ｅは図４の様に構成させることが
出来る。
８ｄ及びＳＲＡＭアドレス変換回路８ｅはＳＤＲＡＭ９
及びＳＲＡＭ１０の種類やバーストデータ長によって変
って来るが、例えばバーストデータ長が８でＳＤＲＡＭ
９及びＳＲＡＭ１０を夫々バースト長４のデータレート
で使用する場合、これらＳＤＲＡＭ及びＳＲＡＭアドレ
ス変換回路８ｄ及び８ｅは図４の様に構成させることが
出来る。
【００３１】図４のアドレス変換回路例に於いて、ＣＰ
Ｕ７のアドレスバスを介して供給される入力アドレスは
１／２除算器８ｆを介してセレクタ８ｇに供給される。
セレクタ８ｇの出力アドレスは加算器８ｈ及びアドレス
レジスタ８ｉによって１づつインクリメントしてセレク
タ８ｇから出力アドレスを出力する様に成されている。
Ｕ７のアドレスバスを介して供給される入力アドレスは
１／２除算器８ｆを介してセレクタ８ｇに供給される。
セレクタ８ｇの出力アドレスは加算器８ｈ及びアドレス
レジスタ８ｉによって１づつインクリメントしてセレク
タ８ｇから出力アドレスを出力する様に成されている。
【００３２】上述のメモリアクセス制御装置８の動作を
以下説明する。図３でＣＰＵ７からのリードコマンドを
メモリアクセス制御装置８内のリードコマンド検出回路
８ｂに供給することで、リードコマンドを検出し、シー
ケンサ８ｃを起動する。又、ＣＰＵ７からのライトコマ
ンドはライトコマンド検出回路８ａに供給することでラ
イトコマンドを検出して、シーケンサ８ｃを起動する。
以下説明する。図３でＣＰＵ７からのリードコマンドを
メモリアクセス制御装置８内のリードコマンド検出回路
８ｂに供給することで、リードコマンドを検出し、シー
ケンサ８ｃを起動する。又、ＣＰＵ７からのライトコマ
ンドはライトコマンド検出回路８ａに供給することでラ
イトコマンドを検出して、シーケンサ８ｃを起動する。
【００３３】起動されるシーケンサ８ｃはリード及びラ
イトの夫々のモードに従って、図６及び図５に示す様な
制御信号を発生し、ＳＤＲＡＭ９及びＳＲＡＭ１０を制
御し、データバス１５を介してＳＤＲＡＭ９及びＳＲＡ
Ｍ１０に情報データの書き込み或は読み出しが行なわれ
る。
イトの夫々のモードに従って、図６及び図５に示す様な
制御信号を発生し、ＳＤＲＡＭ９及びＳＲＡＭ１０を制
御し、データバス１５を介してＳＤＲＡＭ９及びＳＲＡ
Ｍ１０に情報データの書き込み或は読み出しが行なわれ
る。
【００３４】この際にＳＤＲＡＭ９及びＳＲＡＭ１０の
アドレス変換回路８ｄ及び８ｅはＣＰＵ７からの入力ア
ドレスを図５及び図６の例では１／２したアドレスから
始め、セレクタ８ｇの出力アドレスを加算器８ｈで１を
加算し、アドレスレジスタ８ｉにレジストして、この１
づつインクリメントした値をセレクタ８ｇに供給するこ
とでセレクタ８ｇは第１及び第２のメモリ９及び１０に
所定のデータレートに変換したアドレスを供給する様に
成されている。
アドレス変換回路８ｄ及び８ｅはＣＰＵ７からの入力ア
ドレスを図５及び図６の例では１／２したアドレスから
始め、セレクタ８ｇの出力アドレスを加算器８ｈで１を
加算し、アドレスレジスタ８ｉにレジストして、この１
づつインクリメントした値をセレクタ８ｇに供給するこ
とでセレクタ８ｇは第１及び第２のメモリ９及び１０に
所定のデータレートに変換したアドレスを供給する様に
成されている。
【００３５】図５（ａ）〜図５（ｋ）及び図６（ａ）〜
図６（ｋ）は夫々バーストデータ長が８のデータを各メ
モリ９及び１０に書き込み及び読み出す際の波形を示す
もので、図５（ａ）〜図５（ｅ）はＣＰＵ７側のライト
時のタイミング波形を示し、同様に図６（ａ）〜図６
（ｅ）はＣＰＵ７側のリード時のタイミング波形図であ
り、図５（ａ）及び図６（ａ）は夫々のクロック、図５
（ｂ）及び図６（ｂ）はライト及びリードアクセス開始
パルスでバーストデータ長８毎に出力される。
図６（ｋ）は夫々バーストデータ長が８のデータを各メ
モリ９及び１０に書き込み及び読み出す際の波形を示す
もので、図５（ａ）〜図５（ｅ）はＣＰＵ７側のライト
時のタイミング波形を示し、同様に図６（ａ）〜図６
（ｅ）はＣＰＵ７側のリード時のタイミング波形図であ
り、図５（ａ）及び図６（ａ）は夫々のクロック、図５
（ｂ）及び図６（ｂ）はライト及びリードアクセス開始
パルスでバーストデータ長８毎に出力される。
【００３６】図５（ｃ）及び図６（ｃ）はライト及びリ
ード動作波形でライト及びリードアクセス開始パルスの
立ち上りと同時に起動する。
ード動作波形でライト及びリードアクセス開始パルスの
立ち上りと同時に起動する。
【００３７】図５（ｄ）及び図６（ｄ）はライト及びリ
ード時のアドレス出力でアドレスＡ 0 〜Ａ7 ，Ａ8 〜Ａ
f ‥‥毎に出力される。
ード時のアドレス出力でアドレスＡ 0 〜Ａ7 ，Ａ8 〜Ａ
f ‥‥毎に出力される。
【００３８】図５（ｅ）及び図６（ｅ）はライト及びリ
ード時のデータ出力であり、ライト時にはライトアクセ
ス開始パルスの立ち上りと共にデータＤ0 〜Ｄ7 ，Ｄ8
〜Ｄ f が取り出され、リード時にはリードアクセス開始
パルスの立ち上り後にデータＤ0 〜Ｄ7 ，Ｄ8 〜Ｄf を
取り出す場合を示している。
ード時のデータ出力であり、ライト時にはライトアクセ
ス開始パルスの立ち上りと共にデータＤ0 〜Ｄ7 ，Ｄ8
〜Ｄ f が取り出され、リード時にはリードアクセス開始
パルスの立ち上り後にデータＤ0 〜Ｄ7 ，Ｄ8 〜Ｄf を
取り出す場合を示している。
【００３９】図５（ｆ）〜図５（ｈ）及び図６（ｆ）〜
図６（ｈ）は高速メモリ（第２のメモリ：ＳＲＡＭ）１
０へのライト及びリード時のタイミング波形を、図５
（ｉ）〜図５（ｋ）及び図６（ｉ）〜図６（ｋ）は低速
メモリ（第１のメモリ：ＳＤＲＡＭ）９へのライト及び
リード時のタイミング波形である。
図６（ｈ）は高速メモリ（第２のメモリ：ＳＲＡＭ）１
０へのライト及びリード時のタイミング波形を、図５
（ｉ）〜図５（ｋ）及び図６（ｉ）〜図６（ｋ）は低速
メモリ（第１のメモリ：ＳＤＲＡＭ）９へのライト及び
リード時のタイミング波形である。
【００４０】図５（ｆ）及び図６（ｆ）は高速メモリ１
０のライト及びリード動作波形、図５（ｉ）及び図６
（ｉ）は低速メモリ９のライト及びリード動作波形図で
ある。
０のライト及びリード動作波形、図５（ｉ）及び図６
（ｉ）は低速メモリ９のライト及びリード動作波形図で
ある。
【００４１】図５（ｇ）及び図５（ｊ）は高速メモリ１
０及び低速メモリ９のライト時のアドレス入力で、バー
ストデータ長８を夫々の高低速メモリ１０，９に書き込
む際バーストデータ長４に成る様にアドレス変換回路８
ｅ，８ｄにより均等に分割する様にアドレス変換した場
合を示している。
０及び低速メモリ９のライト時のアドレス入力で、バー
ストデータ長８を夫々の高低速メモリ１０，９に書き込
む際バーストデータ長４に成る様にアドレス変換回路８
ｅ，８ｄにより均等に分割する様にアドレス変換した場
合を示している。
【００４２】同様に図６（ｇ）、図６（ｊ）は高速メモ
リ１０及び低速メモリ９のリード時のアドレス入力で、
バーストデータ長８を夫々の高低速メモリ１０，９から
読み出す際にバーストデータ長４に成る様にアドレス変
換回路８ｅ，８ｄにより均等に分割する様にアドレス変
換した場合を示している。
リ１０及び低速メモリ９のリード時のアドレス入力で、
バーストデータ長８を夫々の高低速メモリ１０，９から
読み出す際にバーストデータ長４に成る様にアドレス変
換回路８ｅ，８ｄにより均等に分割する様にアドレス変
換した場合を示している。
【００４３】図５（ｈ）及び図５（ｋ）は高低速メモリ
１０，９へのライト時のデータ入力であり、情報データ
Ｄ0 〜Ｄf のうち高速メモリ１０へは４クロックに亘っ
てデータＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 とＤ8 ，Ｄ9 ，Ｄa ，
Ｄb ‥‥が書き込まれ、低速メモリ９へは高速メモリの
ライトデータＤ0 〜Ｄ3 とＤ8 〜Ｄb に連続して４クロ
ックに亘って、データＤ4 ，Ｄ5 ，Ｄ6 ，Ｄ7 とＤc ，
Ｄd ，Ｄe ，Ｄf が書き込まれる。
１０，９へのライト時のデータ入力であり、情報データ
Ｄ0 〜Ｄf のうち高速メモリ１０へは４クロックに亘っ
てデータＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 とＤ8 ，Ｄ9 ，Ｄa ，
Ｄb ‥‥が書き込まれ、低速メモリ９へは高速メモリの
ライトデータＤ0 〜Ｄ3 とＤ8 〜Ｄb に連続して４クロ
ックに亘って、データＤ4 ，Ｄ5 ，Ｄ6 ，Ｄ7 とＤc ，
Ｄd ，Ｄe ，Ｄf が書き込まれる。
【００４４】図６（ｈ）及び図６（ｋ）は高低速メモリ
１０，９へのリード時のデータ出力であり、情報データ
Ｄ0 〜Ｄf は高速メモリ１０からは４クロックに亘って
データＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 とＤ8 ，Ｄ9 ，Ｄa ，Ｄ
b が読み出され、低速メモリ９からは高速メモリからの
リードデータＤ0 〜Ｄ3 とＤ8 〜Ｄb に連続して４クロ
ックに亘ってデータＤ4 ，Ｄ5 ，Ｄ6 ，Ｄ7 とＤc ，Ｄ
d ，Ｄe ，Ｄf が読み出される。
１０，９へのリード時のデータ出力であり、情報データ
Ｄ0 〜Ｄf は高速メモリ１０からは４クロックに亘って
データＤ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 とＤ8 ，Ｄ9 ，Ｄa ，Ｄ
b が読み出され、低速メモリ９からは高速メモリからの
リードデータＤ0 〜Ｄ3 とＤ8 〜Ｄb に連続して４クロ
ックに亘ってデータＤ4 ，Ｄ5 ，Ｄ6 ，Ｄ7 とＤc ，Ｄ
d ，Ｄe ，Ｄf が読み出される。
【００４５】上述の様に情報データＤ0 〜Ｄf を取り出
すことでＣＰＵ７側から視れば低速用のメモリと高速用
のメモリを組み合せた空間は仮想的には高速メモリとし
て機能することになる。
すことでＣＰＵ７側から視れば低速用のメモリと高速用
のメモリを組み合せた空間は仮想的には高速メモリとし
て機能することになる。
【００４６】尚、上述の構成及び動作に於てはバースト
データ長を８とした場合を説明したが、データ長は任意
に選択することが出来る。又、シーケンスの振り分けも
各メモリに対して均等に分割するだけでなく、任意の比
率で分割可能である。
データ長を８とした場合を説明したが、データ長は任意
に選択することが出来る。又、シーケンスの振り分けも
各メモリに対して均等に分割するだけでなく、任意の比
率で分割可能である。
【００４７】データの転送レートは、各メモリ間で一致
させる必要はなく、データシーケンスを並び替え、転送
レートを変換するデータシーケンス変換装置を用いるこ
とで、あらゆる転送レートに対応することが出来る。
させる必要はなく、データシーケンスを並び替え、転送
レートを変換するデータシーケンス変換装置を用いるこ
とで、あらゆる転送レートに対応することが出来る。
【００４８】データシーケンスの振り分け方法は、一方
のメモリにすべてのデータを書き込み、他方には一部の
データを書き込む、という方法を採用することにより、
別途データバックアップ装置等を一方のメモリに対して
接続することで、データバックアップ性能を向上させる
ことが可能である。
のメモリにすべてのデータを書き込み、他方には一部の
データを書き込む、という方法を採用することにより、
別途データバックアップ装置等を一方のメモリに対して
接続することで、データバックアップ性能を向上させる
ことが可能である。
【００４９】上述では記憶手段のアクセス装置及びアク
セス方法を説明したが、図２に示す様に高速メモリ（Ｍ
1 ）１１ａ，（Ｍ4 ）１４ａ及び低速メモリ（Ｍ2 ）１
２ａ、（Ｍ3 ）１３ａを有するマイクロコンピュータ
（ＣＰＵ１，ＣＰＵ２，ＣＰＵ３，ＣＰＵ４）を具備し
た複数の端末装置１１，１２，１３，１４をサーバ或は
ホストコンピュータ７とメモリアクセス制御装置８を介
してアクセスする様なＬＡＮやインターネット並びに外
部記憶手段を有するＣＰＵシステム等のデータ転送装置
に利用することも出来る。
セス方法を説明したが、図２に示す様に高速メモリ（Ｍ
1 ）１１ａ，（Ｍ4 ）１４ａ及び低速メモリ（Ｍ2 ）１
２ａ、（Ｍ3 ）１３ａを有するマイクロコンピュータ
（ＣＰＵ１，ＣＰＵ２，ＣＰＵ３，ＣＰＵ４）を具備し
た複数の端末装置１１，１２，１３，１４をサーバ或は
ホストコンピュータ７とメモリアクセス制御装置８を介
してアクセスする様なＬＡＮやインターネット並びに外
部記憶手段を有するＣＰＵシステム等のデータ転送装置
に利用することも出来る。
【００５０】又、図２ではホスト端末一極集中型を説明
したがピアッーピア方式、リンク式ネットワーク、或は
階層型接続等とすることも出来る。
したがピアッーピア方式、リンク式ネットワーク、或は
階層型接続等とすることも出来る。
【００５１】更に、不揮発性半導体や記録の出来ない光
ディスク装置用の光担体等の様に記憶手段としてデータ
を保存する機能のない読み出し機能のみを有するシステ
ムに適用してもよい。
ディスク装置用の光担体等の様に記憶手段としてデータ
を保存する機能のない読み出し機能のみを有するシステ
ムに適用してもよい。
【００５２】
【発明の効果】本発明のアクセス装置及びアクセス方式
並びにデータ転送装置によれば、高低速用メモリを組み
合せることで仮想的に高速メモリとして機能するので高
速メモリや高速メモリを有する端末装置だけでアクセス
装置やデータ伝送装置を構成するよりも、低コストで高
速メモリや高速メモリを有する端末装置と同等の性能を
得ることが出来る。
並びにデータ転送装置によれば、高低速用メモリを組み
合せることで仮想的に高速メモリとして機能するので高
速メモリや高速メモリを有する端末装置だけでアクセス
装置やデータ伝送装置を構成するよりも、低コストで高
速メモリや高速メモリを有する端末装置と同等の性能を
得ることが出来る。
【００５３】又、低速メモリや低速メモリを有する端末
装置だけでアクセス装置やデータ転送装置を構成する場
合はアクセス時のＴＡＴ性能が向上し、例えばコンピュ
ータシステムのサービスが高速化される。
装置だけでアクセス装置やデータ転送装置を構成する場
合はアクセス時のＴＡＴ性能が向上し、例えばコンピュ
ータシステムのサービスが高速化される。
【００５４】更に、高速メモリのみで実現する必要のあ
ったシステムは通常大容量化することが困難であった
が、大容量化に有利な低速メモリを使用したシステムが
構築できるため、従来扱うことができなかった大容量の
データを容易に扱うことが可能となる。
ったシステムは通常大容量化することが困難であった
が、大容量化に有利な低速メモリを使用したシステムが
構築できるため、従来扱うことができなかった大容量の
データを容易に扱うことが可能となる。
【００５５】従来、図７の様にコンピュータネットワー
ク上では、いかに高速なネットワークでコンピュータ間
を接続したとしてもデータのリクエストに対してアクナ
リッジが帰るまでには、ある程度の時間が必要であった
ため、高速にアクセスする必要のあるデータは、個々の
コンピュータのハードディスク上に置く必要があった。
このような場合でも本発明を用いることにより、大部分
のデータはサーバやプロバイダに置く事で、個々のコン
ピュータ上のデータを削減でき、なおかつ高速なアクセ
スを実現出来る。
ク上では、いかに高速なネットワークでコンピュータ間
を接続したとしてもデータのリクエストに対してアクナ
リッジが帰るまでには、ある程度の時間が必要であった
ため、高速にアクセスする必要のあるデータは、個々の
コンピュータのハードディスク上に置く必要があった。
このような場合でも本発明を用いることにより、大部分
のデータはサーバやプロバイダに置く事で、個々のコン
ピュータ上のデータを削減でき、なおかつ高速なアクセ
スを実現出来る。
【図１】本発明の一形態例の系統図である。
【図２】本発明の他の形態例の系統図である。
【図３】本発明に用いるメモリアクセス制御装置の系統
図である。
図である。
【図４】本発明に用いるアドレス変換回路例である。
【図５】本発明の動作説明図のメモリへの書き込み波形
図である。
図である。
【図６】本発明の動作説明図のメモリからの読み出し波
形図である。
形図である。
【図７】従来のインターネット接続システム図である。
【図８】使用するメモリによりライトアクセス及びリー
ドアクセスサイクルの違いを説明する波形図である。
ドアクセスサイクルの違いを説明する波形図である。
１Ａ，１Ｂ，１Ｃ，‥‥１Ｎ，１１，１２，１３，１４
‥‥端末装置、２‥‥プロバイダ、４‥‥メインＣＰ
Ｕ、６‥‥入出力装置、７‥‥ホストＣＰＵ、８‥‥メ
モリアクセス制御装置、８ａ，８ｂ‥‥ライト及びリー
ドコマンド検出回路、８ｃ‥‥シーケンサ、８ｄ‥‥Ｓ
ＤＲＡＭアドレス変換回路、８ｅ‥‥ＳＲＡＭアドレス
変換回路、９‥‥低速用（ＳＤＲＡＭ）の第２のメモ
リ、１０‥‥高速用（ＳＲＡＭ）の第１のメモリ
‥‥端末装置、２‥‥プロバイダ、４‥‥メインＣＰ
Ｕ、６‥‥入出力装置、７‥‥ホストＣＰＵ、８‥‥メ
モリアクセス制御装置、８ａ，８ｂ‥‥ライト及びリー
ドコマンド検出回路、８ｃ‥‥シーケンサ、８ｄ‥‥Ｓ
ＤＲＡＭアドレス変換回路、８ｅ‥‥ＳＲＡＭアドレス
変換回路、９‥‥低速用（ＳＤＲＡＭ）の第２のメモ
リ、１０‥‥高速用（ＳＲＡＭ）の第１のメモリ
Claims (9)
- 【請求項１】 高速でデータの読み出し、書き込み可能
な少なくとも１つの第１の記憶手段と、 低速でデータの読み出し、書き込みを行なう少なくとも
１つの第２の記憶手段と、 上記第１及び第２の記憶手段への外部からのデータの読
み出し、書き込み要求に対し、該第１及び第２の記憶手
段のデータの読み出し書き込み速度に対応したデータの
読み出し、書き込み速度のうち高速のデータの読み出し
書き込み速度に変換させるアクセス制御手段とを具備し
て成ることを特徴とするアクセス装置。 - 【請求項２】 前記第１及び第２の記憶手段がデータの
読み出し専用の記憶手段であることを特徴とする請求項
１記載のアクセス装置。 - 【請求項３】 前記第１及び第２の記憶手段が複数の光
ディスク等の外部メモリ或は半導体メモリ等の内部メモ
リであることを特徴とする請求項１又は請求項２記載の
アクセス装置。 - 【請求項４】 高速でデータの読み出し、書き込み可能
な少なくとも１つの第１の記憶手段と、 低速でデータの読み出し、書き込みを行なう少なくとも
１つの第２の記憶手段とを有し、 上記第１及び第２の記憶手段への外部からのデータの高
速或は低速の読み出し、書き込み要求に対し、該第１及
び第２の記憶手段のデータの読み出し書き込み速度に対
応した高速或は低速のデータの読み出し、書き込み速度
のうち高速のデータの読み出し、書き込み速度に変換し
てアクセス制御する様に成したことを特徴とするアクセ
ス方法。 - 【請求項５】 前記第１及び第２の記憶手段がデータの
読み出し専用の記憶手段であることを特徴とする請求項
４記載のアクセス方法。 - 【請求項６】 前記第１及び第２の記憶手段が複数の光
ディスク等の外部メモリ或は半導体メモリ等の内部メモ
リであることを特徴とする請求項４又は請求項５記載の
アクセス方法。 - 【請求項７】 高速でデータの読み出し、書き込み可能
な少なくとも１つの第１の記憶手段及び情報処理手段と
を有する第１の端末手段と、 低速でデータの読み出し、書き込みを行なう少なくとも
１つの第２の記憶手段及び情報処理手段とを有する第２
の端末手段と、 上記第１及び第２の端末手段への外部からのデータの送
受信要求に対し、該第１及び第２の端末手段へのデータ
の送受信のデータ転送レートに対応したデータ転送レー
トのうち高速に変換するアクセス制御手段とを具備する
ことを特徴とするデータ転送装置。 - 【請求項８】 前記アクセス制御手段は中央情報処理手
段と、該中央情報処理手段上で動作するワイヤードロジ
ックとプログラムロジックを格納する記憶手段とで構成
されたことを特徴とする請求項７記載のデータ転送装
置。 - 【請求項９】 前記アクセス制御手段に対し、前記第１
及び第２の端末手段を階層的に組合せて成ることを特徴
とする請求項７又は請求項８記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37477699A JP2001188715A (ja) | 1999-12-28 | 1999-12-28 | アクセス装置及びアクセス方法並びにデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37477699A JP2001188715A (ja) | 1999-12-28 | 1999-12-28 | アクセス装置及びアクセス方法並びにデータ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001188715A true JP2001188715A (ja) | 2001-07-10 |
Family
ID=18504413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37477699A Pending JP2001188715A (ja) | 1999-12-28 | 1999-12-28 | アクセス装置及びアクセス方法並びにデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001188715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1624601A2 (en) * | 2004-08-05 | 2006-02-08 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| JP2008084206A (ja) * | 2006-09-28 | 2008-04-10 | Fujitsu Ltd | ストレージ装置およびデータ転送方法 |
-
1999
- 1999-12-28 JP JP37477699A patent/JP2001188715A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1624601A2 (en) * | 2004-08-05 | 2006-02-08 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| EP1624601A3 (en) * | 2004-08-05 | 2006-03-22 | Lucent Technologies Inc. | Digital delay buffers and related methods |
| US8762600B2 (en) | 2004-08-05 | 2014-06-24 | Alcatel Lucent | Digital delay buffers and related methods |
| JP2008084206A (ja) * | 2006-09-28 | 2008-04-10 | Fujitsu Ltd | ストレージ装置およびデータ転送方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7945737B2 (en) | Memory hub with internal cache and/or memory access prediction | |
| US7418526B2 (en) | Memory hub and method for providing memory sequencing hints | |
| US8392686B2 (en) | System and method for read synchronization of memory modules | |
| JP4212167B2 (ja) | ランダムアクセスメモリに使用するメモリアクセス方法およびメモリアクセス回路、並びに、シンクロナス・ダイナミックランダムアクセスメモリ装置および半導体記憶装置 | |
| KR20000076226A (ko) | Ｓｒａｍ과 ｄｒａｍ을 포함하는 메모리 및 메모리를 사용하는 시스템 및 방법 | |
| US20050050237A1 (en) | Memory module and method having on-board data search capabilities and processor-based system using such memory modules | |
| EP1738267A2 (en) | System and method for organizing data transfers with memory hub memory modules | |
| US5822768A (en) | Dual ported memory for a unified memory architecture | |
| JP2002132701A (ja) | メモリ制御装置 | |
| JPS6054063A (ja) | デ−タ転送システム | |
| KR20010050236A (ko) | 데이터 처리 장치 및 방법과 컴퓨터 프로그램 제품 | |
| KR20010050239A (ko) | 데이터 처리 장치 및 방법과 컴퓨터 프로그램 제품 | |
| JP2001188715A (ja) | アクセス装置及びアクセス方法並びにデータ転送装置 | |
| JPS5832427B2 (ja) | 多重情報処理システム | |
| US6401151B1 (en) | Method for configuring bus architecture through software control | |
| US6425029B1 (en) | Apparatus for configuring bus architecture through software control | |
| KR100368132B1 (ko) | 메모리 어드레싱 방법 | |
| JPH11232180A (ja) | データ処理装置 | |
| JPS5821734B2 (ja) | ダイレクトメモリアクセス制御方式 | |
| JPH047761A (ja) | メモリアクセス方法 | |
| JP2870285B2 (ja) | レジスタ | |
| JPS6235146B2 (ja) | ||
| JPH10171771A (ja) | 連想記憶装置 | |
| JPS6047628B2 (ja) | 共有記憶装置 | |
| JPH02129750A (ja) | 記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060313 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090804 |