JPH0888638A - パケットスイッチング伝送システム - Google Patents

パケットスイッチング伝送システム

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JPH0888638A
JPH0888638A JP23161495A JP23161495A JPH0888638A JP H0888638 A JPH0888638 A JP H0888638A JP 23161495 A JP23161495 A JP 23161495A JP 23161495 A JP23161495 A JP 23161495A JP H0888638 A JPH0888638 A JP H0888638A
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time
circuit
cells
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JP23161495A
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Inventor
Roland Woelker
ヴェルカー ローラント
Peter Nagel
ナーゲル ペーター
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
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Publication date
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  • Computer Networks & Wireless Communication (AREA)
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  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 【目的】 同じタイムスタンプ（時間マーク）を有して
いて異なった時点にて到来する少なくとも２つのセルが
同じ時間順序に戻されるパケットスイッチング伝送シス
テムを提供すること。 【構成】 入力線路（２）はそれぞれのセルと共に伝送
さるべき当該入力回路（２）を特徴付ける入力番号を更
に生成するため設けられ、前記出力回路（５）は順次連
続するセルの適正な順序形成のため設けられているこ
と。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の入力回路と複数
の出力回路とを有するパケットスイッチング伝送システ
ムであって、前記の複数の入力回路はそれぞれ１つの入
力線路上で到来するセルの多重化をし、且つそれぞれの
セルと共に供給さるべきタイムスタンプ（時間マーク）
の生成をするように構成されており、前記のセルはそれ
ぞれ異なるスイッチを介して伝送のため設けられてお
り、前記の複数の出力回路は同じタイムスタンプ（時間
マーク）を有する複数の受信セルのうちから、１つのセ
ルの選択をするように構成されており、上記の選択され
る１つのセルは１つの出力線路上での転送のため設けら
れたものであるようにした当該システムに関する。
【０００２】
【従来の技術】そのようなパケットスイッチングシステ
ムは非同期転送モードで動作するものがＥＰ−０３８４
９３６Ａ１から公知である。伝送システムにて非同期転
送システムの使用の際、ペイロード、例えば、電話−、
画像−、又は音声信号が固定長のパケットでデジタル信
号処理回路装置を介して伝送される。固定長のパケット
とは所定数のバイト（５３バイト）を有する１つのセル
を称する。各セルは５バイトの長さのヘッダフィールド
と、４８バイトの長さの情報フィールド（この中にペイ
ロードが収容されている）とから成る。そのような情報
フィールド中にはエラー識別のためのルーチング識別子
及び制御情報用のルーティング識別子とはトランク識別
子と解すべきものである。ＶＣＩ（ｖｉｒｔｕａｌ ｃ
ｈａｎｎｅｌ ｉｄｅｎｔｉｆｉｅｒ）とも称されるリ
ンク識別子はシステムにおけるセルの先行の情報を含
む。１つのセルの伝送のためにはリンク識別子を用いて
１つのバーチャルが可用にされる。概して１つのＶＣＩ
が変化される（スイッチング点への到達後）。複数の種
々のバーチャルチャネルの１つのトランクグループ
（束）はバーチャルパスと称される。１つのバーチャル
パスはトランク識別子によって識別される。そのような
バーチャルパスはバーチャル識別子と称される（ＶＰ
Ｉ）。セルは順次所定タイムスロット（時間区分）に割
当られる。そのようなタイムスロット（時間区分）は転
送素子のベースとして使用されるクロックレートに依存
する。ペイロードが可用でない場合には空のセル、即
ち、ペイロードのないセルがそのようなタイムスロット
（時間区分）にて伝送される。ペイロードを含むセルは
ペイロードセルと称される。
【０００３】上述のパケットスイッチングシステムでは
入力線路を介して入来するパケットは入力回路にて二重
化され、２つのスイッチを介して複数の出力回路のうち
の１つに伝送される。入力回路ではシリアル番号又はタ
イムスタンプ（時間マーク）及び付加的なルーティング
インジケーターパケットに付加される。ルーチングイン
ジケータは更なるリンクを介して又はセルと同じリンク
を介して伝送され（セルに付け加えられる）、当該のル
ーチングインジケータは、入力回路と出力回路との間の
バーチャルリンクを指示する。出力回路では同じタイム
スタンプ（時間マーク）を有するパケットが適正に伝送
されたか、否かのチェックがなされる。誤りなく伝送さ
れたパケットのみが更に処理される。２つのパケットが
誤りなく伝送された場合にはそのうちの１つが更に処理
される。当該のパケットスイッチング伝送システムでは
当該のヘッダフィールド（スイッチ）にて異なったルー
トを経過し、異なった時間に出力回路に到来するパケッ
トを再び適正な時間順序にもたらすことは不可能であ
る。
【０００４】
【発明が解決すべき課題】従って本発明の課題ないし目
的とするところは同じタイムスタンプ（時間マーク）を
有していて異なった時点にて到来する少なくとも２つの
セルが適正な時間順序に戻されるパケットスイッチング
伝送システムを提供することにある。
【０００５】
【課題を解決するための手段】上記課題解決のため本発
明によれば、複数の入力回路と複数の出力回路とを有す
るパケットスイッチング伝送システムであって、前記の
複数の入力回路はそれぞれ１つの入力線路上で到来する
セルの多重化をし、且つそれぞれのセルと共に供給さる
べきタイムスタンプ（時間マーク）の生成をするように
構成されており、前記のセルはそれぞれ異なるスイッチ
を介して伝送のため設けられており、前記の複数の出力
回路は同じタイムスタンプ（時間マーク）を有する複数
の受信セルのうちから、１つのセルの選択をするように
構成されており、上記の選択される１つのセルは１つの
出力線路上での転送のため設けられたものであるように
した当該システムにおいて、入力線路はそれぞれのセル
と共に伝送さるべき当該入力回路を特徴付ける入力番号
を更に生成するため設けられ、前記出力回路は順次連続
するセルの適正な順序形成のため設けられているであ
る。
【０００６】本発明によるパケットスイッチング伝送シ
ステムでは入力回路にてタイムスタンプ（時間マーク）
のほかにも、伝送さるべきセルの入力番号が付加され
る。タイムスタンプ（時間マーク）は入力回路における
セルの到来を特徴付け、例えばカウンタにより生成され
得る。入力番号は当該セルの到来した入力線路又は入力
回路を指示する。入力回路においてはセルはスイッチの
数に相応して簡単化され、それぞれ個々のスイッチへ供
給される。スイッチのところを動作通過後セルは出力回
路にて、種々異なる時点にて到来する。出力回路ではセ
ルが誤りを有するか、否かがチェックされる。１つのセ
ルが重大な誤り（例えばスイッチにおける情報が誤って
いる）を有する場合当該セルは破棄される。許容可能な
誤り（例えば情報フィールドにおける１ビットの誤り）
の場合には当該セルは誤りのあるという情報と共に更に
処理される。更に出力回路では、同じタイムスタンプ
（時間マーク）及び入力番号を有するセルのうちどのセ
ルが所属の出力線路へ転送されるかが決定される。ここ
において概して、誤ったセルが後続処理される。複数セ
ルが同じタイムスタンプ（時間マーク）を有するが異な
った入力番号を有する場合、更に出力回路に対応付けら
れた１つの出力線路に対するセルの読出順序が設定され
ねばならない。上述の従来技術と異なって本発明ではい
ずれにしろ個々に生じるセルに対して固定した遅延時間
が設定される。それによりジッタ低減が行われ得る。
【０００７】読出順序の設定のためには出力回路におけ
るセルの記憶が必要である。従って当該出力回路は次の
ように構成されている、即ち、 前記出力回路は同じタ
イムスタンプ（時間マーク）及び入力番号を有する複数
の誤りなく伝送された複数セルのうちの１つを伝送する
ためと、記憶さるべきセルのタイムスタンプ（時間マー
ク）及び入力番号の記憶をするためと、最も古い（先行
の）記憶されたタイムスタンプ（時間マーク）を有する
１つのセルを所属の出力線路へ転送するために設けられ
ているのである。
【０００８】所定のタイムスタンプ（時間マーク）を有
するセルが読出された場合、当該の所定のタイムスタン
プ（時間マーク）を有するセルが後でも出力回路にて処
理されるのを阻止しなければならない。従って、出力回
路は次のような際セルの記憶をするように構成されてい
る、即ち入力回路中に送信時点に依存するタイムスロッ
ト（時間区分）にて到来した場合にセルの記憶されるよ
うに構成されている。更に誤りのないセルは次のような
場合のみ記憶される、即ち 前記出力回路は次のような
場合に１つのセルの記憶をするために設けられている、
即ち、当該セルが、入力回路における送信時点に依存す
るタイムスロット（時間区間）にて到来した場合、そし
て、同じタイムスタンプ（時間マーク）及び入力番号を
有するセルが記憶されなかったり、又は同じタイムスタ
ンプ（時間マーク）及び入力番号を有する誤ったセルが
記憶された場合のみ当該セルの記憶をするために設けら
れているのである。
【０００９】更に本発明の発展形態によれば、前記出力
回路は当該タイムスロット（時間区間）外に位置する最
も古い（先行の）タイムスタンプ（時間マーク）を有す
る記憶されたセルを所属の出力線路上へ転送するため設
けられているのである。
【００１０】更に本発明の発展形態によれば、 前記出
力回路は最も古いタイムスタンプ(時間マーク）を有す
る異なった入力番号を有する複数の記憶されたセルの場
合、当該セルを所定の順序で転送するため設けられてい
るのである。
【００１１】当該出力回路の実施形態によれば、前記出
力回路は１つのセルのタイムスタンプ（時間マーク）、
入力番号及びステータスの記憶のためのステータス記憶
装置、所属のセルのための主記憶装置、上記のステータ
ス記憶装置及び主記憶装置の制御のための制御回路を有
し、該制御回路は次のようなイネーブリングをするため
設けられている、即ち、 −−記憶されたセルが同じタイムスタンプ（時間マー
ク）及び入力番号を有しない場合、タイムスタンプ（時
間マーク）、入力番号及びセルのステータス及びセルの
書込をイネーブリングするため −−同じタイムスタンプ（時間マーク）及び入力番号を
有する誤りのある記憶されたセルの場合、セルのステー
タス及びセルの書込をイネーブリングするため −−タイムスロット外にある所定セルのすべての主メモ
リアドレスを求めるべくステータス記憶装置をイネーブ
リングするため、 −−最も古いタイムスタンプ（時間マーク）で記憶され
たセルの主メモリアドレス供給（生成）用のステータス
メモリ装置のイネーブリングをするため、 −−主メモリアドレスのもとに記憶されたセルの読出の
イネーブリングをするため設けられているのである。
【００１２】更に、前記制御回路は或１つのセルがタイ
ムスロット内に到来したか否かのチェックのために設け
られており、更に前記出力回路にてタイムスロットの初
期値及び終値を制御回路へ供給するためにカウンタ装置
が設けられているのである(制御回路のカウンタ装置は
タイムスロットの初期値及び終値を生成する）。当該カ
ウンタ装置は同期化される複数のカウンタを有し、該カ
ウンタの同期化構成は初期値と終値との間の差異を表す
カウンタがセットされるようになされている。タイムス
タンプ（時間マーク）と入力番号の使用により従来技術
に比して、所要回路（コスト）は比較的わずかになる。
それというのは適正なセル順序を見出すのに記憶された
ＶＣＩ−及びＶＰＩ値（大きなテーブル）を基礎にしな
くてもよいからである。記憶されたセルの数、ひいては
１つのテーブルの大きさはタイムスロットの持続時間に
依存する。
【００１３】ステータスメモリ措置の実施例では、前記
ステータスメモリを有し、該メモリはタイムスタンプ
（時間マーク）入力番号、及びセルのステータスの記憶
のため、記憶されたデータと印可されたデータとの間の
比較の実施のため、及び制御回路への比較結果の転送の
ため設けられているのである。ステータスメモリはコン
テントーアドレッシング可能なメモリ（ＣＡＮ）であっ
てよく、該メモリは例えば米国特許第４７９１６０６明
細書に詳述されている。このメモリはデータの印可後ア
ドレスを供給し、このために記憶されたデータと、供給
されたデータとの比較操作を実施する。
【００１４】制御回路は主メモリ装置値内へ記憶さりべ
きセル又は主メモリ装置から読出さるべきセルのアドレ
スをステータスメモリ装置により実施さるべき操作によ
り生成する。ここで、 ステータスメモリ装置はセルの
書込過程に対する主メモリアドレスを求めるための第１
のプライオリティ（優先）デコーダと、１つ以上のセル
の読出過程に対する主メモリアドレスを求めるための多
重プライオリティ（優先）デコーダとを有し、更に、１
つのセルの書込過程に対する主メモリアドレスを求める
べくステータスメモリは１つの所定のタイムスタンプ
（時間マーク）及び入力番号に対するコード語を供給す
るため使用され、そして、前記の第１のプライオリティ
（優先）デコーダはコード語のデコーディングにより主
メモリアドレスを供給するため使用され、１つ又は複数
のセルの読出過程に対する主メモリアドレスを求めるた
め、ステータスメモリは１つの所定のタイムスタンプ
（時間マーク）に対するコード語の供給をするため、そ
して、多重プライオリティ（優先）デコーダはコード語
のデコーディングにより少なくとの１つの主メモリアド
レスの供給を行うために設けられているのである。
【００１５】
【実施例】次ぎに１実施例を用いて本発明を詳述する。
【００１６】図１はパケット伝送トシステムの１実施例
が示してあり、該システムは非同期転送モードに従って
セルを伝送する。入力線路１上に到来するセルはその都
度入力回路２に供給される。入力回路２では到来セルが
二重化され、経路（ルーティング）情報、タイムスタン
プＴＳ、入力番号ＩＮＯ及び更なる情報を付与される。
当該情報は付加情報（タグ）（ｔａｇ）としてセルに付
加される。２つの同じセルはそれぞれ１つのスイッチ
３、４を介して出力回路５に供給される。ここでセルは
２つのスイッチ３、４にて異なった経路を通過し得、従
って、２つの同じセルが同時点で出力回路５に到来する
ことが起こり得ない。出力回路５では十分に誤りのない
セルが出力線路５に到着し得るようになる。出力回路５
ではセルの適正な順序が形成され、そして、余り誤り内
セルが出力回路５に接続された出力線路６に後続処理の
ため供給される。ここで、所定の許容可能な誤りを有す
るセルのみが転送される。例えば情報フィールド中１ビ
ットに誤りがある場合、このことは許容される。重大な
誤りの場合のみセルは更にスイッチング伝送されない。
【００１７】図２中には入力回路２の実施例が示してあ
る。該入力回路２の実施例が示してある。該入力回路は
入力線路１上にて到来するセルの一時記憶のためのレジ
スタ７と、変換回路８（これはセルのヘッダに含まれて
いる情報から少なくとも１つのルーチング情報を形成す
る）、別のレジスタ９（ここにおいては入力回路に特有
の入力番号ＩＮＯが記憶されている）、カウンタ１０
（これはレジスタ７もおけるセルの発生しない一時記憶
毎にタイムスタンプＴＳを生成する）、マルチプレクサ
１１（これはレジスタ７、９、変換器回路８、カウンタ
９の各出力側を二重化回路１２に接続する）を有する。
マルチプレクサ１１はクロック信号Ｔn1を受け取るコン
トロール回路１３により制御される。クロック信号Ｔn1
はセルの発生に同期化される。二重化回路１２は同じセ
ルをスイッチ３、４に供給する。レジスタ９にて記憶さ
れた入力番号ＩＮＯは入力線路１（ここにてセルが到来
している）をそれぞれ指示する。カウンタ１０はそれぞ
れ、上記のマネージメントシステムにより発生されたマ
ネージメントクロックＴsyncにより所定の時点にてリセ
ットされ、ローカルクロック信号Ｔn1によりクロック制
御され、該クロック信号によってはセルの発生と共にカ
ウンタ１０における更なるカウンティングにとって重要
なエッジが生ぜしめられる。変換回路８にて付加される
ルーティング情報はそこにセルが到来すべき先行ないし
出力回路９を指示する。
【００１８】出力回路５（図３）はそれぞれ２つの受信
回路１４、１５を有する。受信回路１４はスイッチ３の
出力側と接続され、受信回路１５はスイッチ４の出力側
と接続されている。殆ど誤りのない所定の受信されたセ
ルは受信回路１４、１５から出力回路５に含まれている
出力メモリ装置１６へ転送され、出力メモリ装置１６か
ら制御回路１７により定められる時点にて出力回路６へ
供給される。付加的に出力回路５は更にステータスメモ
リ装置１８及びカウンタ装置１９を有する。
【００１９】受信回路１４又は１５の実施例は図４では
幾らかより詳しく示してある。そのような受信回路１４
又は１５はスイッチ３又は４からセル流を受取、例えば
同期化パルス（これはセルの開始を指示する）を受け取
る。同期化パルスＳは図示してない経路によりセル流か
らも生成され得る。同期化パルスＳが生じると、セルが
受信メモリ２０内に書き込まれ、セルは抽出回路２１及
びセルチェック回路２２に供給される。抽出回路２１及
びセルチェック回路２２はセルの所定ビットを抽出す
る。抽出回路２１はセルからタイムスタンプＴＳ，入力
番号ＩＮＯ、ステータス情報ＣＳＦ（ｃｅｌｌ ｓｔａ
ｔｕｓ ｆｉｅｌｄ）を抽出する。ステータス情報ＣＳ
Ｆはロジック“１”にセットされる（情報に誤りがある
場合）、そして，情報に誤りのない場合はロジック
“０”にセットされる。
【００２０】セルチェック回路２２ではチェック目的の
ため用意された所定ビットを用いて、情報がセルのヘッ
ダフィールド及び情報フィールドにて誤りなしに伝送さ
れたか、否かがチェックされる。チェック情報はセルチ
ェック回路２２から抽出回路２１及び受信制御回路２３
に送出される。上記受信制御回路２３は同様に同期化パ
ルスＳを受信し、受信メモリ２０内への書込過程を制御
する。セルチェック回路２２におけるチェックによりセ
ルが重大な誤りを有することが明らかになると、セルが
エントリされているメモリロケーションは再び空きであ
るとマーキングされる。逆にセルが殆ど誤りなく伝送さ
れた場合にはメモリロケーションはふさがり状態に保持
される。セルが受信メモリ２０内に記憶されておりふさ
がり状態にあるとみなされる場合、受信制御回路２３は
準備パルスを制御回路１７へ送信する。
【００２１】抽出回路２１はセルチェック回路２２から
チェック情報を受信する。セルに誤りがある場合、ステ
ータス情報ＣＳＦはロジック“１”でない場合ステータ
ス(誤りが先立って識別されている）ロジック“１”に
セットされる。誤りのない場合には、当該ステータス情
報は古いステータスを維持する。更に抽出回路２１はセ
ルから抽出された情報を受信メモリ２０に送信し、該受
信メモリ２０は当該情報を同様に一時記憶する。更に、
上記抽出回路は情報Ｉ０，１１，を受信メモリ２０に供
給する。セルが受信回路１４により受信されると、Ｉ０
はロジック“１”にセットされ、Ｉ１はロジック“０”
にセットされる。それとは異なって受信回路１５により
セルが受信されるとＩ０はロジック“０”にセットさ
れ、Ｉ０はロジック“１”にセットされる。それと同様
にして、２つのステータス情報ＣＳＦ０，ＣＳＦ１が受
信メモリ内に一時記憶される受信回路１５によりセルが
受信されるとＣＳＦ１はロジック“０”になりステータ
ス情報ＣＳＦ０はセルに誤りがあるか否かに依存する。
受信回路１５によりセルの受信の場合はステータス情報
は逆の状態で占有される。この場合ＣＳＦ０はロジック
“０”になり、ＣＳＦ１の値はセルに誤りがあるか否か
に依存する。
【００２２】受信メモリ２０は出力メモリ装置１６から
第１のイネーブルパルスを受け取る受信メモリが一時記
憶されたセルの書込を要求する場合）。制御回路１７か
らは受信メモリ２０は同様にイネーブルパルスを受け取
る（更なる情報を詳述すべき場合には）。当該の更なる
情報はステータスメモリ装置１８及び制御回路１７に供
給される。
【００２３】図５にはカウンタ装置１９の１実施例が示
してある。上記カウンタ装置は例えば４つの８ビットカ
ウンタ２４〜２８及び３つの比較器２８〜３０を有す
る。カウンタ２４はそれぞれマネージメントシステムに
より発生されるマネージメントクロックＴsyncによりセ
ットされる。カウンタ２４はローカルクロックＴn2によ
りクロック制御され該ローカルクロックにより１つのセ
ルの出現と共に１つのパルスが供給される。マネージメ
ントクロックＴsyncのパルスは例えばカウンタ２４の２
５０のカウントの後現れる。それによりマネージメント
システムにより生ぜしめられたマネージメントクロック
Ｔsyncとローカルクロックとの同期化が行われる。その
ような同期化は明示されていなくてもパケットスイッチ
ング伝送システムにおいても行われる。そのような同期
化が必要であるのは、クロック信号は概して空間的に異
なって配置されたクロック供給源により生ぜしめられる
からである。
【００２４】比較器２８はリセットパルスをカウンタ２
５に送出する（カウンタ２４のカウント値が例えば２０
の値に達した際）。値２０はマネージメントクロックＴ
ｓｙｎｃの最後のパルスの時点にて導出されたスイッチ
３又は４の一定の最小の遅延Ｄｃｏｎｓｔから成る。カ
ウンタ２５はカウントＴfaを形成し、同様にクロック信
号Ｔnによりクロック制御される。カウンタ２６は比較
器２９からリセットパルスを受け取る（カウンタ２４の
カウント値が例えば１００の値に達すると）。値１００
は値Ｄconst及び最大許容遅延Ｄmaxから成る。カウンタ
２６はカウント値Ｔfeを形成する。更なる比較器３０は
カウンタ２４のカウント状態をある１つの値（これは値
Ｄconst、値Ｄmax、時間遅延△Ｔから成る）と比較す
る。当該の値（例えば１０５）に達すると、カウント値
Ｔansを形成するカウンタ２７は比較器３０からのリセ
ットパルスによりリセットされる。
【００２５】カウンタ２５，２６は公称的にそれそれぞ
れ８０のカウント値の差異を有する。上記の８０のカウ
ント値は上記の８０のカウント値は公称的には次のよう
なタイムスロットを表す、即ちその中で１つのセルが出
力回路５内に到来している筈のタイムスタンプを表す。
カウンタ２５はタイムスタンプＴＳを有するセルに対し
て初期値Ｔfaを表し、カウンタ２６は終値Ｔfeを表す。
到来したセルが当該タイムスロット内に入らない場合は
後続されない（これに就いては後述する）。カウンタ２
７は次のような値Ｔausを表す、即ちそれの値が出力メ
モリ装置から読出さるべきセルのタイムスタンプを指示
する値Ｔausを表す。
【００２６】制御回路１７（図３）はカウンタ装置１９
からカウント値Ｔfa，Ｔfe，Ｔans及び亦ローカルクロ
ック信号Ｔn2を受取、該クロック信号によっては受信さ
れたセル処理のための新たなサイクルが指示される。２
つの受信回路１４，１５の各１つのセルの処理後に、及
び１つの受信回路１４又は１５の受信制御回路２３から
の準備パルスの受信後、制御回路１７は準備パルスを用
いて次のセルを処理のため要求する。制御回路１７によ
っては出力メモリ装置内への書込、読出過程が制御され
る。更に、制御回路１７は受信回路１４，１５ににおけ
る受信メモリ２０をイネーブルし、タイムスタンプＴ
Ｓ，入力番号ＩＮＯ、ステータス信号ＣＳＦ０，ＣＳＦ
１さらなる情報信号Ｉ０，Ｉ１をステータスメモリ装置
１８へ供給せしめる。当該情報は制御回路１７にも供給
される。タイムスタンプＴＳを用いてはセルがタイムタ
イムスロット内に到来したか否かがチェックされる。上
記条件が充足されると、更に後述する種々の手段が制御
回路１７にて実施される。それに引き続いて、場合によ
り出力メモリ装置１６にてメモリセルが新たなセルで占
有される。
【００２７】図６にはステータスメモリ装置１８の１実
施例を示し、該装置はステータスメモリ３１、第１プラ
イオリティデコーダ３３を有する。ステータスメモリ３
１はコンテントーアドレッシング可能なメモリＣＡＭで
あってよく、これは例えば米国特許第４７９１６０６号
明細書に示されている。上記メモリはアドレスの供給さ
れた後データを生成又は記憶する。更に、ステータスメ
モリ３１は比較操作をも実施し得る。
【００２８】次ぎにステータスメモリ装置１８及び制御
回路１７にて経過する操作が、セルの出所（受信回路１
４又は１５）に無関係に説明される。
【００２９】上述のように制御回路１７はステータスメ
モリ装置１８を先ずデータの比較のためイネーブルす
る。先ず第１にタイムスタンプ及び入力番号がステータ
スメモリ３１に供給され、そして、同じエントリが存在
しているか否かがチェックされる。更に、各メモリセル
に対して１ビット比較結果がステータスメモリ３１によ
り生成される。比較結果の全体は１つのコード語を形成
し、該コード語はプライオリティデコーダ４０にデコー
ダのため供給される。ステータスデコーダ３１が例えば
８つのメモリセルを有し、そして第２メモリセルが同じ
エントリを有する場合コード後“０１０００００２”は
第１プライオリティデコーダ４０に伝送される。
【００３０】第１プライオリティデコーダ４０は次のよ
うな場合コード語からアドレスを生成する、即ち少なく
とも１つの比較結果が同じタイムスタンプを明らかにし
た場合に当該のアドレスを生成する。更に第１プライオ
リティデコーダ４０はコード語からアドレスを形成する
（少なくとも１つの比較結果により同じタイムスタンプ
を明らかにした場合には）。更に第１プライオリティデ
コーダ４０は同じタイムスタンプ及び入力番号が見出さ
れたか否かを表す結果信号を送出する。プライオリティ
デコーダは１ ｏｕｔ ｏｆ ｎ（これは著書”Ｈａｌ
ｂｌｅｉｔｅｒ＝Ｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉ
ｋ”ｂｙ Ｕ．Ｔｉｅｔｚｅ ａｎｄＣｈ．Ｓｃｈｅ
ｎ、第９版、１９９０、Ｓｐｒｉｎｇｅｒ Ｖｅｒｌａ
ｇ、ｐｐ．２２８ ａｎｄ ２２９ に記載されてい
る）である。そのような同じタイムスタンプ及び入力番
号が見出されなかった場合には制御回路１７は書込信号
を介して、タイムスタンプＴＳ１，入力番号ＩＮＯステ
ータス情報Ｉ０，Ｉ１の空きメモリロケーション中への
書込を行わせる。空きメモリロケーションは例えば図示
していない更なるメモリ（これは制御回路１７により管
理される）内に記憶される。ふさがれた（占有された）
メモリロケーションの状態は有効ビットＶのロジック
“１”により表される。ステータス情報ＣＳＦ０，ＣＳ
Ｆ１及び更なる情報Ｉ０，Ｉ１はメモリロケーションの
フィールドＳＴＡＴＵＳ中に書き込まれる。
【００３１】同じタイムスタンプ及び入力番号が見出さ
れた場合には制御回路１７に第１プライオリティデコー
ダ４０から１つのアドレスが供給される。ステータスメ
モリ３１に対する読出アクセスを実施し、そして記憶さ
れたステータス情報ＣＳＦ０，ＣＳＦ１及び更なる情報
Ｉ０，Ｉ１を受け取る。それに引き続いて制御回路１７
により比較操作が実施される。ここで、３つのケースを
区別しなければならない。
【００３２】１）セルが受信回路１４から到来する、換
言すれば受信された情報Ｉ０がロジック“１”であり、
メモリロケーションにおいてエントリとして同様にＩ０
＝“１”が受信されたことを前提とすると、セルはさら
には処理されない。ステータスメモリ３１におけるエン
トリ及び出力メモリ装置１６におけるメモリロケーショ
ン（これはチェックされたタイムスタンプ及び入力番号
を含む）がイネーブルされる。ステータスメモリ３１に
おける有効ビットＶは“０”にセットされる。セルが受
信回路１５から到来する場合同じプロセスが経過する。
【００３３】２）第２の場合において前提とされている
ところはセルは受信回路１４から到来する。ステータス
メモリ３１中には所属のタイムスタンプ及び入力番号Ｉ
０＝“０”）Ｉ１＝“１”ＣＳＦ１＝“０”（セルに誤
りなし）及び任意のＣＳＦ０がエントリされている。受
信回路１４から到来するセル（Ｉ０＝“１”は出力メモ
リ装置１６には記憶されない。そこでは受信回路１５に
より記憶され多同じセルが更に維持される。出力メモリ
装置１６には両セルに対してそれぞれ１つのメモリロケ
ーションのみが設けられている。要するに制御回路１７
は出力メモリ装置１６には書込命令を送信しない。その
代わりに制御回路１７により書込命令が、ステータス情
報ＣＳＦ０の書込のためステータスメモリ３１へ送信さ
れ、そして、更なる情報Ｉ０の書込のため所属メモリロ
ケーション４へ送信される。ここにおいて所属のアドレ
スも伝送される。受信回路１５からセルが到来する場合
に同様のプロセスから行われる。
【００３４】Ｃ）第３の場合において前提とされている
ところはセルは受信回路１７に由来する。ステータスメ
モリ内には所期のタイムスタンプ及び入力番号Ｉ０＝
“０”，Ｉ１＝“１”，ＣＳＦ１＝“１”（セルが誤り
なし）並びに任意のＣＳＦ０がエントリされている。記
憶された誤りのあるセルに基づき、受信回路１４から到
来するセル（Ｉ０＝“１”）は出力メモリ装置１６内に
記憶される。このために制御回路１７は書込命令及びデ
コーダされたアドレスを送出する。ここで誤って記憶さ
れたセルはオーバーライトされる。ステータス情報ＣＳ
Ｆ０及び更なる情報Ｉ０は更にステータスメモリ３１内
に書込まれる。ここで所属のアドレスも伝送される。セ
ルが受信回路１５から到来する場合にも同じようなプロ
セスが経過する。
【００３５】第３のケース、即ち第２セルも誤りがある
（ＣＳＦ０＝“１”）場合メモリロケーションは再びイ
ネーブルされ、第２のセルもさらには処理されない。
【００３６】所属の出力線路へのセルの転送のため制御
回路１７及びステータスメモリ装置１８により更なる制
御過程が実施される。制御回路１７はそのタイムスタン
プがＴausに等しいステータスメモリ１８を用いてすべ
てのセルをサーチする。Ｔausに等しい当該タイムスタ
ンプはステータスメモリ３１内に供給され、そして、当
該タイムスタンプを含むメモリロケーションにおけるフ
ィールドのみが比較のためイネーブル（レリーズ）され
る。１ビット比較信号を有する生起コード語はバッファ
メモリ３２内に一時記憶される。書込命令をバッファメ
モリ３２は受け取る（少なくとも１ビット−比較信号が
“１”であるとの仮定の下で）。このために制御回路１
７により、第１プライオリティデコーダ４０の結果信号
が評価される。そのようなチェックが行われないとする
と、バッファメモリ３２のオーバーフォローが生じるこ
ととなる。
【００３７】多重プライオリティデコーダ３３はバッフ
ァメモリ３２内に一時記憶されたコード語をデコード
し、出力メモリ装置１６からのセルの読出過程に対する
すべてのアドレスを供給する。多重プライオリティデコ
ーダ語３３は同様に制御回路１７に結果信号を供給し、
該結果信号によってはアドレスが見出されるか否かにつ
いての情報が与えらる。
【００３８】図７には多重プライオリティデコーダの実
施例を示す。該プライオリティデコーダは２つのマルチ
プレクサ３４，３５レジスタ３６，第２プライオリティ
デコーダ３７，アドレスアドレスデコーダ３８，評価回
路３９を有する。評価回路３９はメモリ３２からの読出
及びデコーディングプロセスを制御する。マルチプレク
サ３４においては評価回路３９からの信号に応じてバッ
ファメモリ３２から読出される。アドレスデコーダ３８
は評価回路３９からの命令により新たなコードの供給さ
れた後、アドレスデコーダ３８はマルチプレクサ３５を
スイッチングし、その結果、該マルチプレクサは新たに
バッファメモリ３２から得られたコード語をレジスタ３
６へ転送する。レジスタ３６内に書込まれたコード語は
第２プライオリティデコーダ３７に供給される。第２デ
コーダ３７は第１プライオリティデコーダ４０と同じよ
うに動作し、アドレスを供給する（コード語の少なくと
も１つのポジション（桁位置）、ロジック“１”である
場合）。コード語の種々のポジションがロジック“１”
である場合、ロジック“１”である第１のポジションに
対してアドレスが所定のシーケンスに従って形成され
る。該アドレスは制御回路１７及び亦アドレスデコーダ
３８にも供給される。アドレスデコーダ３８はマルチプ
レクサ３５を制御し、そして、コード語のポジション
（ここにて最後のアドレスが形成されている）にてロジ
ック“０”が挿入される。第２プライオリティデコーダ
３７が少なくとも２つのロジック“１”を、レジスタ中
記憶されたコード語にて識別した場合、上記プライオリ
ティデコーダにより結果信号が相応の情報と共に評価回
路３９へ送信される。評価回路３９はマルチプレクサ３
４を切換、ここで、レジスタ３６にて記憶されたコード
語がマルチプレクサ３４からマルチプレクサ３５へ導か
れる。マルチプレクサ３６はアドレスデコーダ３８によ
り定められたポジションにてロジック“１”を挿入し、
その結果レジスタ３６に、ロジック“１”だけ低減され
た新たなコード語が形成される。コード語が単に１つの
ロジック“１”をのみを有する場合、このことは評価回
路３９に結果信号について伝えられる。次いで、次の読
出サイクルの際、新たなコード語がバッファメモリレジ
スタ３２から取出され、サイクルが新たに始まる。
【００３９】制御回路１７はアドレスの受取後読出命令
及びアドレスを出力メモリ装置１６に供給する。該装置
１６はセルを所属の出力線路６に送出する。
【００４０】制御回路１７はプロセッサユニットとし
て、又はユーザ固有のＩＣ回路として実現され得る。制
御回路１７の動作は下記の制御シーケンスにより表され
得る。
【００４１】受信回路１４からのデータの評価 受信回路１４により準備パルスが受信されたか？ ＹＥＳ；受信回路１４へのイネーブルパルスの供給を行
ってタイムスタンプＴＳ，入力番号ＩＮＯ、ステータス
情報ＣＳＦ０，ＣＳＦ１及び更なる情報をステータスメ
モリ装置１８及び制御回路１７へ供給する。
【００４２】カウンタ装置１９からカウント値Ｔfa，Ｔ
feは受信される。
【００４３】タイムスタンプ内にセルが到来したか ＮＯ；セルは破棄される ＹＥＳ；データの比較のためステータスメモリ装置１８
のイネーブリング； ステータスメモリ装置１８からデータは受信されたか？ Ｙｅｓ； ａ）同じタイムスタンプ及び入力番号が存在しない：タ
イムスタンプＴＳ，入力番号ＩＮＯ、ステータス情報Ｃ
ＳＦ０，ＣＳＦ１及び更なる情報Ｉ０，Ｉ１の書込のた
めステータスメモリ装置１８への書込信号の供給。
【００４４】ｂ）同じタイムスタンプ及び入力番号が存
在する：ステータスメモリ装置１８のアドレス、タイム
スタンプＴＳ，入力番号ＩＮＯ、ステータス情報ＣＳＦ
０，ＣＳＦ１及び更なる情報の供給。
【００４５】比較操作の実施 受信された情報Ｉ１＝“１”及び記憶された情報Ｉ１＝
“１”？ ＹＥＳ；出力メモリ装置１６におけるエントリ及びステ
ータスメモリ装置３１におけるそれは所定のタイムスタ
ンプ及び入力番号に対して消去される。
【００４６】受信された情報Ｉ０＝“１”，記憶された
情報Ｉ０＝“０”及びＩ１＝“１”？ステータス情報Ｃ
ＳＦ１＝“０”？ ＹＥＳ；出力メモリ装置１６中でステータスメモリ３１
及び所属セルにて受信された情報の記憶 受信された情報Ｉ０＝“１”，記憶された情報Ｉ０＝
“０”及びＩ１＝“１”？ステータス情報ＣＳＦ１＝
“１”？ ＹＥＳ；出力メモリ装置１６中でステータスメモリ３１
及び所属セルにて受信された情報の記憶及び出力メモリ
装置における所属セルの記憶 ２）受信回路１５からのデータの評価 ３）出力メモリ装置１６からのセルの出力 Ｔausに等しいタイムスタンプＴＳに対するサーチのた
めステータスメモリ装置へ制御コマンド、 第１プライオリティデコーダ４０から受信された結果信
号の受信； 結果信号の評価により、タイムスタンプＴＳを有する少
なくとも１つのがＴausに等しいことが明らかになった
か？ ＹＥＳ：コード語の書込のためバッファメモリ３２への
書込命令の供給。
【００４７】結果信号の受信及び場合により多重プライ
オリティデコーダ３３のアドレスの受信： アドレスは受信されたか？ ＹＥＳ；出力メモリ装置１６への読出命令及びアドレス
の供給。
【００４８】制御回路１７はクロック信号Ｔa2からサイ
クルの始めを知得する。１つのサイクルは３つのサブサ
イクルに細分化される。先ず第一にデータは受信回路１
４により処理され、場合によりステータスメモリ３１及
び出力メモリ装置１６内に書込まれ、次いで、同様にし
て受信回路１５からのデータ、そしてついにはセルは他
の処理装置から送信される（少なくとも１つのセルが出
力メモリ装置１６内に記憶される際）。制御シーケンス
の個々の点は既に明細書の前述の記載個所に述べられて
いる。受信回路１５のデータの説明に関連する制御シー
ケンスは受信回路１４のデータの評価に関連する制御シ
ーケンスと同じように経過する。
【００４９】
【発明の効果】従って本発明の課題ないし目的とすると
ころは同じタイムスタンプ（時間マーク）を有していて
異なった時点にて到来する少なくとも２つのセルが同じ
時間順序に戻されるパケットスイッチング伝送システム
を提供することにある。
【図面の簡単な説明】
【図１】パケットスイッチングト伝送システムのブロッ
ク接続図である。
【図２】図１のシステムに使用される入力回路のブロッ
ク接続図である。
【図３】図１のシステムにて使用される出力回路のブロ
ック接続図である。
【図４】図３の出力回路にて使用される受信回路のブロ
ック接続図である。
【図５】図３の出力回路に使用されるカウンタ装置のブ
ロック接続図である。
【図６】図３の出力回路に使用されるステータスメモリ
装置のブロック接続図である。
【図７】図６のステータスメモリ装置に使用されるプラ
イオリテイデコーダのブロック接続図である。
【符号の説明】
１ 入力線路 ２ 入力回路 ３ スイッチ ４ スイッチ ５ 出力回路 ６ 出力回路 ７ レジスタ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力回路（２）と複数の出力回路
    （５）とを用いるパケットスイッチング伝送システムで
    あって、前記の複数の入力回路はそれぞれ１つの入力線
    路（１）上で到来するセルの多重化をし、且つそれぞれ
    のセルと共に供給さるべきタイムスタンプ（時間マー
    ク）の生成をするように構成されており、前記の入力回
    路はそれぞれ異なるスイッチ（３，４）を介して伝送の
    ため設けられており、前記の複数の出力回路（５）は同
    じタイムスタンプ（時間マーク）を有する複数の受信セ
    ルのうちから、１つのセルの選択をするように構成され
    ており、上記の選択される１つのセルは１つの出力線路
    （６）上での転送のため設けられたものであるようにし
    た当該システムにおいて、入力線路（２）はそれぞれの
    セルと共に伝送さるべき当該入力回路（２）を特徴付け
    る入力番号を更に生成するため設けられ、前記出力回路
    （５）は順次連続するセルの適正な順序形成のため設け
    られていることを特徴とするパケットスイッチング伝送
    システム。
  2. 【請求項２】 前記出力回路（５）は同じタイムスタン
    プ（時間マーク）及び入力番号を有する複数の誤りなく
    伝送された複数セルのうちの１つを伝送するためと、記
    憶さるべきセルのタイムスタンプ（時間マーク）及び入
    力番号の記憶をするためと、最も古い（先行の）記憶さ
    れたタイムスタンプ（時間マーク）を有する１つのセル
    を所属の出力線路（６）へ転送するために設けられてい
    る請求項１記載のパケットスイッチング伝送システム。
  3. 【請求項３】 前記出力回路（５）は次のような場合に
    １つのセルの記憶をするために設けられている、即ち、
    当該セルが、入力回路（２）における送信時点に依存す
    るタイムスロット（時間区間）にて到来した場合、そし
    て、同じタイムスタンプ（時間マーク）及び入力番号を
    有するセルが記憶されなかったり、又は同じタイムスタ
    ンプ（時間マーク）及び入力番号を有する誤ったセルが
    記憶された場合は１つのセルの記憶をするために設けら
    れている請求項２記載のパケットスイッチング伝送シス
    テム。
  4. 【請求項４】 前記出力回路（５）は当該タイムスロッ
    ト（時間区間）外に位置する最も古い（先行の）タイム
    スタンプ（時間マーク）を有する記憶されたセルを所属
    の出力線路へ転送をするため設けられている請求項３記
    載のパケットスイッチング伝送システム。
  5. 【請求項５】 前記出力回路（５）は最も古いタイムス
    タンプ（時間マーク）を有するが異なった入力番号を有
    する複数の記憶されたセルの場合、当該セルを所定の順
    序で転送するため設けられている請求項４記載のパケッ
    トスイッチング伝送システム。
  6. 【請求項６】 前記出力回路（５）は１つのセルのタイ
    ムスタンプ（時間マーク）、入力番号及びステータスの
    記憶のためのステータス記憶装置（１８）所属のセルの
    ための主記憶装置（１６）、上記のステータス記憶装置
    （１８）及び主記憶装置（１６）の制御のための制御回
    路（１７）を有し、該制御回路（１７）は次のようなイ
    ネーブリングをするため設けられている、即ち、 −−記憶されたセルが同じタイムスタンプ（時間マー
    ク）及び入力番号を有しない場合、タイムスタンプ（時
    間マーク）、入力番号及びセルのステータス及びセルの
    書込をイネーブリングするため −−同じタイムスタンプ（時間マーク）及び入力番号を
    有する誤りのある記憶されたセルの場合、セルのステー
    タス及びセルの書込をイネーブリングするため −−タイムスロット外にある所定セルのすべての主メモ
    リアドレスを求めるべくステータス記憶装置（１８）を
    イネーブリングするため、 −−最も古いタイムスタンプ（時間マーク）で記憶され
    たセルの主メモリアドレス供給（生成）用のステータス
    メモリ装置（１８）のイネーブリングをするため、 −−主メモリアドレスのもとに記憶されたセルの読出の
    イネーブリングをするため設けられている請求項２から
    ５までのうちいずれか１項記載のパケットスイッチング
    伝送システム。
  7. 【請求項７】 前記制御回路（１７）は或１つのセルが
    タイムスロット内に到来したか否かのチェックのために
    設けられており、更に前記出力回路（５）にて タイム
    スロットの初期値及び終値を制御回路（１７）へ供給す
    るためにカウンタ装置（１８）が設けられている請求項
    ３及び６記載のパケットスイッチング伝送システム。
  8. 【請求項８】 前記ステータスメモリ装置（１８）は、
    ステータスメモリ(３１）を有し、該メモリはタイムス
    タンプ（時間マーク）、入力番号、及びセルのステータ
    スの記憶のため、記憶されたデータと印加されたデータ
    との比較の実施のため、及び制御回路（１７）への比較
    結果の転送のため設けられている請求項７記載のパケッ
    トスイッチング伝送システム。
  9. 【請求項９】 ステータスメモリ装置（１８）はセルの
    書込過程に対する主メモリアドレスを求めるための第１
    のプライオリティ（優先）デコーダ（４０）と、１つ以
    上のセルの読出過程に対する主メモリアドレスを求める
    ための多重プライオリティ（優先）デコーダ（３３）と
    を有し、更に、１つのセルの書込過程に対する主メモリ
    アドレスを求めるべくステータスメモリ（３１）は１つ
    の所定のタイムスタンプ（時間マーク）及び入力番号に
    対するコード語を供給するため使用され、そして、前記
    の第１のプライオリティ（優先）デコーダ（４０）はコ
    ード語のデコーディングにより主メモリアドレスを供給
    するため使用され、１つ又は複数のセルの読出過程に対
    する主メモリアドレスを求めるため、ステータスメモリ
    （３１）は１つの所定のタイムスタンプ（時間マーク）
    に対するコード語の供給をするため、そして、多重プラ
    イオリティ（優先）デコーダ（３３）はコード語のデコ
    ーディングにより少なくとも１つの主メモリアドレスの
    供給を行うために設けられている請求項８記載のパケッ
    トスイッチング伝送システム。
JP23161495A 1994-09-09 1995-09-08 パケットスイッチング伝送システム Pending JPH0888638A (ja)

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