JPS5985161A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS5985161A JPS5985161A JP58060643A JP6064383A JPS5985161A JP S5985161 A JPS5985161 A JP S5985161A JP 58060643 A JP58060643 A JP 58060643A JP 6064383 A JP6064383 A JP 6064383A JP S5985161 A JPS5985161 A JP S5985161A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
- G06F2205/123—Contention resolution, i.e. resolving conflicts between simultaneous read and write operations
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、２つの非同期；１ｊ肘ｌＩｊされ乙データ処
、Ｉ！ｌ！νｘ テムノ１ｉｆｉのデータ伝送を行なう
ため、各１つのデータ語全一時記憶するための復敢のメ
モリセクションから構成された１つのバッファメモリと
、２つの制御装置とをイｊし、一方の制御装置は入力制
御装置としてデータを授ける側のシステムのシステムク
ロックと同期してバッファメモリの受入れ用のメモリセ
クションへの＠１つのデータ語の伝達を制御し、また他
方の制御卸装置は出力制御装置と１−てデータを受ける
側のシステムのシステムクロックと同期してバッファメ
モリの出力用のメモリセクションからデータを受ける側
のシステムへの各１つのデータ語の再伝達を制呻するよ
うに構成された１−夕１云送装置に関する。 このようなデータ伝送装置はたとえはＩＢＭＴｅ−ｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｊ３ｕｌｌｅｔｉ
ｎ第１０巻、第１号（］９９６７６６月により公知であ
る。この公知の装置の欠点は、たとえば雑誌” Ｆｒｅ
ｑｕｅｎｚ”３１（Ｊ９７７年）３．第７１へ７６真に
説明されているように、バラノアメモリのレリーズが人
力とオーバラップし、または呼出し信旨がバラノアメモ
リ内の阜備とオーバラップして、回路要素が伝送のため
に作動すべき時間中に論理的（＝確定されｒ（い状１．
＋１または不安定（メタステーブル）状（ｊＪ二あると
きに１両非同期助作ヅス１ム間の伝送中に場合によって
はデータ語が喪失され得ることである。 ドイツ連邦共和国特許出願公告第２７１９５３１号公報
により公知の装置では、自由ｒ（バッファメモリによる
呼出しがデータを授ける１間のデータ処理システムのシ
ステムクロックの１１月々のクロックパルスの籟縁と関
係づけられているが、この装置も」二記の点に関して満
足に作動しない。 従って１本発明の目的は、冒頭に記載した種頃のデータ
伝送装置として、両ノステムクロツクの周波数比と無関
係に申し分なく作動し、その」二にバッファメモリ内の
メモリー所に要する費用を最小限にとどめ、しかも特に
データを受ける側のシステムのクロック周波数がデータ
を授ける側のシステムのクロック周波数よりも低い場合
にバッファメモリの出力端におけるｉｉＪ能な唄り連続
的なデータの流れを保証し得るものを提供することであ
る。 この目的は、本発明によれば、特許請求の範囲第１項に
記載のデータ伝送装置により達成される。 本発明によれば、バッファメモリ内に少なくとも３つの
メモリセクションが必要である。すなわら、１つのクロ
ック周期の継続時間にわたり再伝達ずべきデータ語な準
陥するためのメモリセクションと、必要７．（同期化時
間がデータを受ける側のシステムのクロック周期継続時
間とたかだか等しいかぎり再伝達前に同期１ヒ時間を橋
渡しするためのメモリセクションと、データを受ける側
のシステムの々イミングパｑ−ン内への供給タイミング
パターン内に存在するメモリ要求の１コックイン時間を
橋渡しするだめのメモリセクノヨ／とが必要である。さ
らに、再伝達をトリガする制ｉｌｌ信号がデータを受け
る側のシステムのタイミングノくクーン内に同期化され
るだけですく、再伝達りイミングパクーンから導き出さ
れた制韻１信号もデータを授ける側のシステムのタイミ
ングパターン内に同期化され、それによってすべてのデ
ータ経Ｖ各、ｔｄよｒγ制制御路路内不安定状態が排除
される。データを授ける側のシステムのクイミングパぐ
一ンに同７１；ｌ」化すべき制御１０１信号はｕＪ能な
再伝達パルスと常に関係づけ１うれているので、１つの
メモリセクションにおいて新しいデータ語の伝達のため
に利用される時間の開始時点は固定されており、従って
安定した状態で先に一時記憶されたデータ語が再伝達さ
れているときに常にただ１つのデータ語がバッファメモ
リ内に伝達される。すなわち、流入はデータを授ける側
の７スデムの高いほうのタロツク周波数においてデータ
を授ける側のシステムのタイミングパターン内の断続す
るタイミングにより制御′＋ｌｉｌされ℃データを受け
る側のシステムにより条件づけられる最大データ速度に
自動的に適応しながら、そのために特別な要求／確認シ
ステムを必要とすることなく、行なわれる。その際に生
ずる時間差はバッファメモリ内に設けられているメモリ
セクションによりすべて受けとめられる。 この八本ｊ皇理から出発して、特許請求の範囲第２項１
ｕトには、データを授ける側のシステムのクイミングパ
クーンに同期化すべき制御信号の４き出し力として、こ
れらの制御信皆を直接にデータを受ける側のシステムの
クロックパルスがら導き出す実施的（策と、」二記りＵ
ツクパルスと関係しバラノアメモリ内の少なくどもｊつ
のメモリセクションの自由状態を示す制御４１信号から
導き出す実施態様と、これらの実施態様を組み合１）せ
た実施態様とがあげられており、 また、特に必要な同期化時間の結果としてパラノア内へ
の受入れのための要求があまりに速く相い続く場合にも
、これらのｆｌ；’Ｉ仰倍信号適切に処理するため、ま
たバッファメモリの−［ｉ瑞における同期化回路を適切
に構成するための実施態様と、種々の周辺条件に関係し
てバッファメモリ内のメモリセクションの一層の必要な
Ｖ昇に関する実施態様とがあけられており、 また、バッファメモリを互いに照ｊ固（系７′ｌｌ：ご
込み治ｒび、続出しｒｉｌ庁Ｔｌｌ ｒｒ＋！を有する
伸常のメモリとして、または後没に同期化回路を接続さ
れており非同期で作動する後追いメモリとして構成する
実施沖様と、バッファメモリの側面部内に同期化回路を
部分的に集債し得る実施態様とがあげられており、また
、もう１つのバッファメモリと結びつけられてデータを
授ける側のシステムとしてのｄ１算機と組み合わせて、
かつ（または）２−っの計算機を互いに連結しており５
１′Ｑ機のタイミングパターンとは雌なるタイミングパ
ターンを有する伝送システムと組み合わせて用いる場Ｃ
のデータ伝送装置の実施態様があげられている。 す、トー、図面にボされている実施例により本発明を一
層詳細に説明する。 第１図にブロック回路図で示されているデータ伝送装置
はバッファメモ’）Ｊ？ＵＦ、入力側の同期化回路５Ｙ
ＮＩ および出力側の同期供回１［各Ｓ ＹＮ ２か
ら成り、バッファメモリＰ Ｕ Ｆは４一つの個別レジ
スタＲ３ないしＲＯと一デーク処理システム５ＹＳＴ
］から伝達されたデータ語ＤＡＴを随伴ストローブ信号
ＳＴＲと関係して個別レジスタＲ３ないしＲＯ内に書込
むため、また−特記″ｂｊ５されたデータＤＡＴを読出
してデータを受ける側のデータ処理システム５ＹＳＴ２
に再伝達するためのバッファメモリ制御部Ｐ −Ｓ Ｔ
とを何する。 両データ逃理システム５ＹＳＴＩおよび５ＹＳＴ２は相
い異なるシステムクロックｆ１およびｆ２により互いに
非同期で作動するデータ処理システムであり、たとえば
一定の書込みおよび読出しサイクルで自５’Ｌ的に作動
するデータメモリ、または１：１算機、または送信装置
および受伯装ｒ＋ｉにより連結された［穴居チャネルを
有する伝送、／ステムのように任意の作：籾をするデー
タ処理システム・であってよい。 副同期化回路５ＹＮＩおよび５ＹＮ２は、与えられた制
曲ｊ信号ｓｔまたはｄｖがそれぞれシステムクａノクパ
Ｑ−ンｆｊまたはｆ２内に組入れられ、続いて不安定状
態の回避に必要な時１１１だけ・・１延させられて同期
した：１ｉｌｌ ？ＲＩ信号ｆｌ’またはｗ ｌとして
それぞれのシステムクロツクパクーン内で有で切になり
、データ伝達または再伝達ヤトリガするように作動する
。 第１図による実施例では、同期化回路５ＹＮ１に対する
制御信号ｓｔは、一時記憶されたデータ語の再伝達をト
リ力するためにも用いられるシステムクロックｆ２のク
ロックパルスから直接に導き出される。たといこの時点
でバッファメモリＰＵＦが満杯であったとしても、バッ
ファメモリは既に再伝達されたデータ語に対する１つの
メモリセクションの同時レリーズによって、データを授
ける側のシステム５ＹＳＴ 」から次回データ語が供給
されるときに１つの自由なメモリセクションを確保しく
’Ｊる。この実施例では、バッツアメモリセクションの
費用が最小ですむ。なぜならば、川込みがデータを受け
る側のシステムのクロックパルスのみに関係しているか
らである。しかし、両システムクロックｆ１およびｆ２
の周ｅｋＲ比に関（系して。 また必要な同期化時間に関係して、最初のダーク語伝達
をトリ力するシステムクロツタｆ２のクロックパルスと
バッファメモリＰ Ｕ Ｌ”の出力端におけるこのデー
タ語の実際の出現との間に多かれ少なかれ際立った時１
４η遅れが生ずる。そのかわり、安定化１．た状態で、
データを受ける側のシステム５ＹＳＴ２のシステムクロ
ックｆ２により条件づけられる最大データ速度でのバッ
ファメモ！ＩＰＵＦの出力端における連続的なデータの
流れによって、バッファメモリのメモリ容…がほぼ完全
に利用され得る。 第２図に示されている第２の実施例では、入力側の同期
化回路５ＹＮＩに対する制御信号ｓｔは、所与の数の自
由なメモリセクションが利用可能であることを示す信号
ｆｒｅｉ と関係している。信号ｆｒｅｉのＭｉＪ 縁
はデータを受ける側のシステム５ＹＳＴ２のシステムク
ロックｆ２のり［７ツクパル又とそれぞれ同期して生じ
、従ってまた同じく川伝Ｊ ’）イミングパぐ−ンｆ２
と関係する制１ｉＩｌｌＩＳ号である。その結果、第１
図による実施例と胃なり。 信号ｆｒｅｌの在住時には先ずタイミングパターンｆ１
の相い続くクロックパルスにより連続的にデー９語ＤＡ
ＴがバッファメモリＰＵＦ内に入力され（イ言号ｆｒｅ
ｉ が存在しなくなるまで）、従ってバッファメモリは
一層速く、バッファメモリの出力ｙ１ｈ：における連続
的なデータの流れを保証する数のデータ語で満たされる
。それに対して信号ｆｒｅ１の復縁は常に他のシステム
クロックｆ１のクロックパルスと同期して現われる。通
常のように両信号縁で惹起される同期化回路５ＹＮＩに
よる遅延の結果としてバックアメモリＰＵＦ内に自由な
メモリセクションが留保される。なぜならば、咀市が遅
延して有効になるためにその間になおもデータ語ＤＡＴ
が供給され、それらをバッファメモリＰＵＦ’が喪失す
ることなく受入れ、ｒＩければならないからである。 そのために留保すべきメモリセクションの数は支配的な
時間条件と関１糸している。おおまかに見て、少なくと
も２つのメモリセクション、すなわちシステムクロック
ｆＪ内への組入れを持つために１つ、またＭｆｌ入れ後
の不安定（メタステーブル）な回路状態の橋渡しのため
に１つ、を自由に保持する必要がある。従って、信号ｆ
ｒｅｉは必然的にこれらの留保されたメモリセクション
の占有前に終了されなければならず、またｎ個のメモリ
セクションが留保されている際には少なくともｎ＋１個
のメモリセクションが自由であるときに限って生起し得
る。従って、少なくとも５つのメモリセクションがバッ
ファメモリＰＵＦ内に設けられているべきであろう。 さらに、この信号の再出現が遅延して有効になるために
、バッファメモリは一時四に必要（ｄ−ヒに著しく空に
なり、従って充てん状聾が常に信号ｆｒｅｉ を定める
メモリセクションの１）［Ｊ後を往復し、それによって
バッファメモリの容ｆｉｔが最、南に利用されない。 しかし、信号ｆｒｅｉの復縁が遅延せずに有効になる場
合（後でまた説明する）には、通常追加的に設ける必要
のあるメモリセクションの留保は省略され得るので、バ
ッファメモリＰＵＦ内のメモリセクションのｌ：夕を本
来の最小値にとどめることができる。 第３図には、第１図による実施例と第２図による実施例
とを１）Ｊｌみ合わせた第３の実施例が示されている。 この場合、制御信号ＳＴはシステムクロックｆ２のクロ
ックパルスから直接にも、マルチプレクサＭＵＸを制御
する信号ｆｒｅｉ から間接にも導き出される。信号ｆ
ｒｅｔが存在するかぎり。 システムクロックｆ２のタロツクパルスは用土され、そ
のかわりに持続信号十が制御信号ｓｔとして同期化回路
５ＹＮｊに与えられるので、信号ｆｒｅｉの消滅まで先
ず第２図の実施例の場合と同様にシステムクロックｆｌ
の相い続くタロツクパルスによりデータ語ＤＡＴがバッ
ファメモリＰＵＦ内に満たされる。その後に他方のシス
テムクロックｆ２のクロックパルスが第】図の実施例の
場合と同様に流入を制御する。 この場合、自由１ｃメモリ場所の留ｐｌに関しては第２
図の実施例の場合との類似性が成り立つが。 この場合には往り現象は生じない。なせならば、バッフ
ァメモ！ＪＰＵＦが最初に満杯になった後に再伝達タイ
ミングパターンｆ２のクロックパルスが流入を流出と同
期して制御するからである。さらに、制御信号ｆｒｅｉ
の終了をバツノアメモリＰＵＦ内の単一のメモリセク
ションの占有と関係させるならば、間しくバッファメモ
リ内のメモリセクションの数を本来の最小数にとどめる
ことができる。なせｆＩらば、】つのメモリセクション
の占有ｊ麦に謂になおも少なくとも２つの自由なメモリ
セクションが存在しているからである。 上記３つの実施例のいずれか個々、の用途に最適である
かは、満足すべき周辺条件（そのうちのいく・つかにつ
いて以下に一層詳１４１１に説明する）に著しく１幻係
する。 先ず第４図により、一方のタイミングパターンたとえば
ｆ２から導き出された要求が他方の９イミングパターン
たとえばｆｌに同期１じする際の主要／１時間的凹保全
説明する。この目的で第１図ないし第３図によるベツフ
ァメモリＰＵＦの人カイ則の同期化回路５ＹＮＩに関し
て４つの支配的なパルス列ｆ ］、 ｆＪ／、 Ｓ
ＴＲおよびｆ２が上下に並べて示されている。周期ｔｌ
をｒｌするタイミングパターンｆｌ内で各周期中に１つ
のメモリンステムの書込みＳおよび５売出し用の２つの
一定に連結されたサイクルが経僅し、またパンツ１メモ
リにより受入れられるべきそれぞれ１つのデータ語ＤＡ
Ｔを示すストローブパルスＳ Ｔ Ｒがタイミングパタ
ーンｆ＋の本来のクロックパルスに対してそれぞれず（
ｔだ位相で生ずるものとする。再伝達・タイミングパタ
ーンｆ２のクロックパルスによりトリ力された要求がバ
ッファメモ！Ｊ Ｐ Ｕ Ｆにおける１つのデータ語の
読出しおよび伝達に通ずるためには。 先ずｔＲＡＳ’ｌ、Ｉ ” ５ＹＮＩ および”Ｚ
ＬＩＧが待たれなければならない。ここにｔＲＡＳ’ｌ
、１は要求からシステムクロックｆ］の次回タロツクパ
ルスの生起までの待ち時間、ｔＳＹＮ ］ は不安定
状態を橋渡しするための１Ｎ延時間、またＬＺＩＪＯは
続いて生起する読出しザイクル開始までの待ち時間であ
る。これらの３つの部分時間の合訂がＴお１Ｎで示され
ている。 両タイミングパターンｆ１およびｆ２のクロックパルス
の間にそのっど存在する位イ目差に関係して部分時間ｔ
ＩｉＡ８ＴＩはＯど１．どの間の範囲内で変動する。他
方、部分時間ｔＳＹＮ Ｉ およびＬ２゜、０は、いっ
たん決定されり、ば、それぞれ一定である。 いまの場合、部分時間Ｌ は周几１４ ｔ、に青Ｙ
Ｎ１ しく選定されているが、これは必要であれば周期ｔ１
よりも短くまたは長くてもよく、またそれにより？゛ｆ
６分時ｆｉ−ｆｉ ｊ Ｚｌｌ。を定める。部２分時間
も、工、１が経過すると、クロックパルスと同ｊυ１し
た要求パル：ｆｌ’がトリ力され、そのギ吉果ストロー
ブパルスＳ Ｔ Ｒにより部分時間ｔＺＵＧの経過後に
続出されたデータ語ＤＡＴの伝達が行なわれる。 それによってバツノアメモ！ＩＰＵＦ円の１つのメモリ
セ・クションが占有されると常に、システムクロックｆ
１のクロックパルスと同期した制御信号ｄｖが、他方の
システムクロックｆ２と同期化すべきａ方の同期化回路
５ＹＮ２に与えられる。その際、再伝達りイミングパタ
ーンｆ２の次回のクロックパルスの生起時にトリがされ
る信号Ｗ ｌ ｉｌより一時記憶されたデータ語が最終
的に再伝達され得るまでには、占有からシステムクロッ
クｆ２内のグロックパルスの生起までの待ち時間ｔＲＡ
ＳＴ２と不安定状態を橋渡しするための遅延時間ｔ８Ｙ
Ｎ２とが待たれなければＩ−、（らない。従って、１つ
のデータ語の要求からその実際の再伝達までには少なか
らざる時１」ずなわちＴＡＵ８が経過する。この場合に
も、部分時間ＬＳＹ’Ｎ ２ は周期Ｌ２と等しく選定
されているが、それよりも短くまたは長くてもよい。部
分時間ｔＳＹＮ ２が周期ｔ２の整数倍から偏差してい
る場合には、組入れのために、タイミングパターンｆ２
内のクロックパルスの生起の時点から偏差して、ずらさ
れたタイミングパターンの７７０ツクパルスにより決定
される時点は、部分時？？５ ’ ＳＹＮ ２ の終了
かもとのタイミングパターンｆ２内９それぞれ後続のク
ロックパルスとともに終了するように選定される。両同
期りイミングパターンの位相ずれは、もとのタイミング
パターンの谷クロックパルスによりそのつどのデータ語
の再伝達が正しい時点で開始し得るときに限って、部分
時間”５ＹＮ２ と一致する。いずれの場合にも、位
相、のずれたタイミングパターンのパルスにより決定さ
れる部分時間ｔＳＹＮ ２ 開始時点までの部分時間Ｌ
ＲＡＳＴ□ はＯと周期ｔ２との間の範囲内にある。同
様にして入力端の全時間ＴＷＩＮも特に部分時間’ＺＵ
Ｏの短縮により短縮され得る。しかし。 周辺条件が５寸かぎり、部分時間ｔＳＹＮ １ および
ｔＳＹＮ２は周Ｍ ｔ＋ またはＬ２と等しく選定す
るのが、費用が少なくてすむ点で、有利であると考えら
れる。 第５図には、バラノアメモリに対して必要なメモリセク
ションＲ・・・の最小数への全時間”Ｆ、ＩＮおよび”
Ａ Ｕ Ｓの影響が示されている。この目的で、次々
とｆ−９語ＡないしＤがＳにより畠込まれかつＬにより
１周期Ｌ２にわたって再伝達のためにレリーズされる４
つのメモリレジスタＲＯｒ、（いしＲ，３が示されてい
る。ｔＳＹＮ２ が周ＩＪＩ ｔ ２を越えないかぎり
、ＴＥＩＮと無関係に３つの７）そりセクションで十分
である。しかし、Ｔ０□、が固ＪＪＩＩ ｔ ２の整数
倍に近づくとき、位相変動を受容し得るためには、もう
】つの追加的メモリセクションを必要とする。すなわち
、全部で４つのメモリセクションが必要である。それに
対して、部分時間ｔ８ＹＮ２が周期Ｌ２を趣えると、メ
モリセクションの最小数は同じく高くする必要があり、
具体的にはそれぞれ１周期ｔ６分の延長ごとに１メモリ
セクゾヨノの６７加を各要とする。 第６図には、同期化回路５ＹＮＩおよび５ＹＮ２の基本
構成が示されている。それ自体は公知の仕方で、捕獲フ
リップフロップＦＡ−Ｆ１ＦとしてのＲＳフリツプフ
、Ｉ！ｌ！νｘ テムノ１ｉｆｉのデータ伝送を行なう
ため、各１つのデータ語全一時記憶するための復敢のメ
モリセクションから構成された１つのバッファメモリと
、２つの制御装置とをイｊし、一方の制御装置は入力制
御装置としてデータを授ける側のシステムのシステムク
ロックと同期してバッファメモリの受入れ用のメモリセ
クションへの＠１つのデータ語の伝達を制御し、また他
方の制御卸装置は出力制御装置と１−てデータを受ける
側のシステムのシステムクロックと同期してバッファメ
モリの出力用のメモリセクションからデータを受ける側
のシステムへの各１つのデータ語の再伝達を制呻するよ
うに構成された１−夕１云送装置に関する。 このようなデータ伝送装置はたとえはＩＢＭＴｅ−ｃｈ
ｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｊ３ｕｌｌｅｔｉ
ｎ第１０巻、第１号（］９９６７６６月により公知であ
る。この公知の装置の欠点は、たとえば雑誌” Ｆｒｅ
ｑｕｅｎｚ”３１（Ｊ９７７年）３．第７１へ７６真に
説明されているように、バラノアメモリのレリーズが人
力とオーバラップし、または呼出し信旨がバラノアメモ
リ内の阜備とオーバラップして、回路要素が伝送のため
に作動すべき時間中に論理的（＝確定されｒ（い状１．
＋１または不安定（メタステーブル）状（ｊＪ二あると
きに１両非同期助作ヅス１ム間の伝送中に場合によって
はデータ語が喪失され得ることである。 ドイツ連邦共和国特許出願公告第２７１９５３１号公報
により公知の装置では、自由ｒ（バッファメモリによる
呼出しがデータを授ける１間のデータ処理システムのシ
ステムクロックの１１月々のクロックパルスの籟縁と関
係づけられているが、この装置も」二記の点に関して満
足に作動しない。 従って１本発明の目的は、冒頭に記載した種頃のデータ
伝送装置として、両ノステムクロツクの周波数比と無関
係に申し分なく作動し、その」二にバッファメモリ内の
メモリー所に要する費用を最小限にとどめ、しかも特に
データを受ける側のシステムのクロック周波数がデータ
を授ける側のシステムのクロック周波数よりも低い場合
にバッファメモリの出力端におけるｉｉＪ能な唄り連続
的なデータの流れを保証し得るものを提供することであ
る。 この目的は、本発明によれば、特許請求の範囲第１項に
記載のデータ伝送装置により達成される。 本発明によれば、バッファメモリ内に少なくとも３つの
メモリセクションが必要である。すなわら、１つのクロ
ック周期の継続時間にわたり再伝達ずべきデータ語な準
陥するためのメモリセクションと、必要７．（同期化時
間がデータを受ける側のシステムのクロック周期継続時
間とたかだか等しいかぎり再伝達前に同期１ヒ時間を橋
渡しするためのメモリセクションと、データを受ける側
のシステムの々イミングパｑ−ン内への供給タイミング
パターン内に存在するメモリ要求の１コックイン時間を
橋渡しするだめのメモリセクノヨ／とが必要である。さ
らに、再伝達をトリガする制ｉｌｌ信号がデータを受け
る側のシステムのタイミングノくクーン内に同期化され
るだけですく、再伝達りイミングパクーンから導き出さ
れた制韻１信号もデータを授ける側のシステムのタイミ
ングパターン内に同期化され、それによってすべてのデ
ータ経Ｖ各、ｔｄよｒγ制制御路路内不安定状態が排除
される。データを授ける側のシステムのクイミングパぐ
一ンに同７１；ｌ」化すべき制御１０１信号はｕＪ能な
再伝達パルスと常に関係づけ１うれているので、１つの
メモリセクションにおいて新しいデータ語の伝達のため
に利用される時間の開始時点は固定されており、従って
安定した状態で先に一時記憶されたデータ語が再伝達さ
れているときに常にただ１つのデータ語がバッファメモ
リ内に伝達される。すなわち、流入はデータを授ける側
の７スデムの高いほうのタロツク周波数においてデータ
を授ける側のシステムのタイミングパターン内の断続す
るタイミングにより制御′＋ｌｉｌされ℃データを受け
る側のシステムにより条件づけられる最大データ速度に
自動的に適応しながら、そのために特別な要求／確認シ
ステムを必要とすることなく、行なわれる。その際に生
ずる時間差はバッファメモリ内に設けられているメモリ
セクションによりすべて受けとめられる。 この八本ｊ皇理から出発して、特許請求の範囲第２項１
ｕトには、データを授ける側のシステムのクイミングパ
クーンに同期化すべき制御信号の４き出し力として、こ
れらの制御信皆を直接にデータを受ける側のシステムの
クロックパルスがら導き出す実施的（策と、」二記りＵ
ツクパルスと関係しバラノアメモリ内の少なくどもｊつ
のメモリセクションの自由状態を示す制御４１信号から
導き出す実施態様と、これらの実施態様を組み合１）せ
た実施態様とがあげられており、 また、特に必要な同期化時間の結果としてパラノア内へ
の受入れのための要求があまりに速く相い続く場合にも
、これらのｆｌ；’Ｉ仰倍信号適切に処理するため、ま
たバッファメモリの−［ｉ瑞における同期化回路を適切
に構成するための実施態様と、種々の周辺条件に関係し
てバッファメモリ内のメモリセクションの一層の必要な
Ｖ昇に関する実施態様とがあけられており、 また、バッファメモリを互いに照ｊ固（系７′ｌｌ：ご
込み治ｒび、続出しｒｉｌ庁Ｔｌｌ ｒｒ＋！を有する
伸常のメモリとして、または後没に同期化回路を接続さ
れており非同期で作動する後追いメモリとして構成する
実施沖様と、バッファメモリの側面部内に同期化回路を
部分的に集債し得る実施態様とがあげられており、また
、もう１つのバッファメモリと結びつけられてデータを
授ける側のシステムとしてのｄ１算機と組み合わせて、
かつ（または）２−っの計算機を互いに連結しており５
１′Ｑ機のタイミングパターンとは雌なるタイミングパ
ターンを有する伝送システムと組み合わせて用いる場Ｃ
のデータ伝送装置の実施態様があげられている。 す、トー、図面にボされている実施例により本発明を一
層詳細に説明する。 第１図にブロック回路図で示されているデータ伝送装置
はバッファメモ’）Ｊ？ＵＦ、入力側の同期化回路５Ｙ
ＮＩ および出力側の同期供回１［各Ｓ ＹＮ ２か
ら成り、バッファメモリＰ Ｕ Ｆは４一つの個別レジ
スタＲ３ないしＲＯと一デーク処理システム５ＹＳＴ
］から伝達されたデータ語ＤＡＴを随伴ストローブ信号
ＳＴＲと関係して個別レジスタＲ３ないしＲＯ内に書込
むため、また−特記″ｂｊ５されたデータＤＡＴを読出
してデータを受ける側のデータ処理システム５ＹＳＴ２
に再伝達するためのバッファメモリ制御部Ｐ −Ｓ Ｔ
とを何する。 両データ逃理システム５ＹＳＴＩおよび５ＹＳＴ２は相
い異なるシステムクロックｆ１およびｆ２により互いに
非同期で作動するデータ処理システムであり、たとえば
一定の書込みおよび読出しサイクルで自５’Ｌ的に作動
するデータメモリ、または１：１算機、または送信装置
および受伯装ｒ＋ｉにより連結された［穴居チャネルを
有する伝送、／ステムのように任意の作：籾をするデー
タ処理システム・であってよい。 副同期化回路５ＹＮＩおよび５ＹＮ２は、与えられた制
曲ｊ信号ｓｔまたはｄｖがそれぞれシステムクａノクパ
Ｑ−ンｆｊまたはｆ２内に組入れられ、続いて不安定状
態の回避に必要な時１１１だけ・・１延させられて同期
した：１ｉｌｌ ？ＲＩ信号ｆｌ’またはｗ ｌとして
それぞれのシステムクロツクパクーン内で有で切になり
、データ伝達または再伝達ヤトリガするように作動する
。 第１図による実施例では、同期化回路５ＹＮ１に対する
制御信号ｓｔは、一時記憶されたデータ語の再伝達をト
リ力するためにも用いられるシステムクロックｆ２のク
ロックパルスから直接に導き出される。たといこの時点
でバッファメモリＰＵＦが満杯であったとしても、バッ
ファメモリは既に再伝達されたデータ語に対する１つの
メモリセクションの同時レリーズによって、データを授
ける側のシステム５ＹＳＴ 」から次回データ語が供給
されるときに１つの自由なメモリセクションを確保しく
’Ｊる。この実施例では、バッツアメモリセクションの
費用が最小ですむ。なぜならば、川込みがデータを受け
る側のシステムのクロックパルスのみに関係しているか
らである。しかし、両システムクロックｆ１およびｆ２
の周ｅｋＲ比に関（系して。 また必要な同期化時間に関係して、最初のダーク語伝達
をトリ力するシステムクロツタｆ２のクロックパルスと
バッファメモリＰ Ｕ Ｌ”の出力端におけるこのデー
タ語の実際の出現との間に多かれ少なかれ際立った時１
４η遅れが生ずる。そのかわり、安定化１．た状態で、
データを受ける側のシステム５ＹＳＴ２のシステムクロ
ックｆ２により条件づけられる最大データ速度でのバッ
ファメモ！ＩＰＵＦの出力端における連続的なデータの
流れによって、バッファメモリのメモリ容…がほぼ完全
に利用され得る。 第２図に示されている第２の実施例では、入力側の同期
化回路５ＹＮＩに対する制御信号ｓｔは、所与の数の自
由なメモリセクションが利用可能であることを示す信号
ｆｒｅｉ と関係している。信号ｆｒｅｉのＭｉＪ 縁
はデータを受ける側のシステム５ＹＳＴ２のシステムク
ロックｆ２のり［７ツクパル又とそれぞれ同期して生じ
、従ってまた同じく川伝Ｊ ’）イミングパぐ−ンｆ２
と関係する制１ｉＩｌｌＩＳ号である。その結果、第１
図による実施例と胃なり。 信号ｆｒｅｌの在住時には先ずタイミングパターンｆ１
の相い続くクロックパルスにより連続的にデー９語ＤＡ
ＴがバッファメモリＰＵＦ内に入力され（イ言号ｆｒｅ
ｉ が存在しなくなるまで）、従ってバッファメモリは
一層速く、バッファメモリの出力ｙ１ｈ：における連続
的なデータの流れを保証する数のデータ語で満たされる
。それに対して信号ｆｒｅ１の復縁は常に他のシステム
クロックｆ１のクロックパルスと同期して現われる。通
常のように両信号縁で惹起される同期化回路５ＹＮＩに
よる遅延の結果としてバックアメモリＰＵＦ内に自由な
メモリセクションが留保される。なぜならば、咀市が遅
延して有効になるためにその間になおもデータ語ＤＡＴ
が供給され、それらをバッファメモリＰＵＦ’が喪失す
ることなく受入れ、ｒＩければならないからである。 そのために留保すべきメモリセクションの数は支配的な
時間条件と関１糸している。おおまかに見て、少なくと
も２つのメモリセクション、すなわちシステムクロック
ｆＪ内への組入れを持つために１つ、またＭｆｌ入れ後
の不安定（メタステーブル）な回路状態の橋渡しのため
に１つ、を自由に保持する必要がある。従って、信号ｆ
ｒｅｉは必然的にこれらの留保されたメモリセクション
の占有前に終了されなければならず、またｎ個のメモリ
セクションが留保されている際には少なくともｎ＋１個
のメモリセクションが自由であるときに限って生起し得
る。従って、少なくとも５つのメモリセクションがバッ
ファメモリＰＵＦ内に設けられているべきであろう。 さらに、この信号の再出現が遅延して有効になるために
、バッファメモリは一時四に必要（ｄ−ヒに著しく空に
なり、従って充てん状聾が常に信号ｆｒｅｉ を定める
メモリセクションの１）［Ｊ後を往復し、それによって
バッファメモリの容ｆｉｔが最、南に利用されない。 しかし、信号ｆｒｅｉの復縁が遅延せずに有効になる場
合（後でまた説明する）には、通常追加的に設ける必要
のあるメモリセクションの留保は省略され得るので、バ
ッファメモリＰＵＦ内のメモリセクションのｌ：夕を本
来の最小値にとどめることができる。 第３図には、第１図による実施例と第２図による実施例
とを１）Ｊｌみ合わせた第３の実施例が示されている。 この場合、制御信号ＳＴはシステムクロックｆ２のクロ
ックパルスから直接にも、マルチプレクサＭＵＸを制御
する信号ｆｒｅｉ から間接にも導き出される。信号ｆ
ｒｅｔが存在するかぎり。 システムクロックｆ２のタロツクパルスは用土され、そ
のかわりに持続信号十が制御信号ｓｔとして同期化回路
５ＹＮｊに与えられるので、信号ｆｒｅｉの消滅まで先
ず第２図の実施例の場合と同様にシステムクロックｆｌ
の相い続くタロツクパルスによりデータ語ＤＡＴがバッ
ファメモリＰＵＦ内に満たされる。その後に他方のシス
テムクロックｆ２のクロックパルスが第】図の実施例の
場合と同様に流入を制御する。 この場合、自由１ｃメモリ場所の留ｐｌに関しては第２
図の実施例の場合との類似性が成り立つが。 この場合には往り現象は生じない。なせならば、バッフ
ァメモ！ＪＰＵＦが最初に満杯になった後に再伝達タイ
ミングパターンｆ２のクロックパルスが流入を流出と同
期して制御するからである。さらに、制御信号ｆｒｅｉ
の終了をバツノアメモリＰＵＦ内の単一のメモリセク
ションの占有と関係させるならば、間しくバッファメモ
リ内のメモリセクションの数を本来の最小数にとどめる
ことができる。なせｆＩらば、】つのメモリセクション
の占有ｊ麦に謂になおも少なくとも２つの自由なメモリ
セクションが存在しているからである。 上記３つの実施例のいずれか個々、の用途に最適である
かは、満足すべき周辺条件（そのうちのいく・つかにつ
いて以下に一層詳１４１１に説明する）に著しく１幻係
する。 先ず第４図により、一方のタイミングパターンたとえば
ｆ２から導き出された要求が他方の９イミングパターン
たとえばｆｌに同期１じする際の主要／１時間的凹保全
説明する。この目的で第１図ないし第３図によるベツフ
ァメモリＰＵＦの人カイ則の同期化回路５ＹＮＩに関し
て４つの支配的なパルス列ｆ ］、 ｆＪ／、 Ｓ
ＴＲおよびｆ２が上下に並べて示されている。周期ｔｌ
をｒｌするタイミングパターンｆｌ内で各周期中に１つ
のメモリンステムの書込みＳおよび５売出し用の２つの
一定に連結されたサイクルが経僅し、またパンツ１メモ
リにより受入れられるべきそれぞれ１つのデータ語ＤＡ
Ｔを示すストローブパルスＳ Ｔ Ｒがタイミングパタ
ーンｆ＋の本来のクロックパルスに対してそれぞれず（
ｔだ位相で生ずるものとする。再伝達・タイミングパタ
ーンｆ２のクロックパルスによりトリ力された要求がバ
ッファメモ！Ｊ Ｐ Ｕ Ｆにおける１つのデータ語の
読出しおよび伝達に通ずるためには。 先ずｔＲＡＳ’ｌ、Ｉ ” ５ＹＮＩ および”Ｚ
ＬＩＧが待たれなければならない。ここにｔＲＡＳ’ｌ
、１は要求からシステムクロックｆ］の次回タロツクパ
ルスの生起までの待ち時間、ｔＳＹＮ ］ は不安定
状態を橋渡しするための１Ｎ延時間、またＬＺＩＪＯは
続いて生起する読出しザイクル開始までの待ち時間であ
る。これらの３つの部分時間の合訂がＴお１Ｎで示され
ている。 両タイミングパターンｆ１およびｆ２のクロックパルス
の間にそのっど存在する位イ目差に関係して部分時間ｔ
ＩｉＡ８ＴＩはＯど１．どの間の範囲内で変動する。他
方、部分時間ｔＳＹＮ Ｉ およびＬ２゜、０は、いっ
たん決定されり、ば、それぞれ一定である。 いまの場合、部分時間Ｌ は周几１４ ｔ、に青Ｙ
Ｎ１ しく選定されているが、これは必要であれば周期ｔ１
よりも短くまたは長くてもよく、またそれにより？゛ｆ
６分時ｆｉ−ｆｉ ｊ Ｚｌｌ。を定める。部２分時間
も、工、１が経過すると、クロックパルスと同ｊυ１し
た要求パル：ｆｌ’がトリ力され、そのギ吉果ストロー
ブパルスＳ Ｔ Ｒにより部分時間ｔＺＵＧの経過後に
続出されたデータ語ＤＡＴの伝達が行なわれる。 それによってバツノアメモ！ＩＰＵＦ円の１つのメモリ
セ・クションが占有されると常に、システムクロックｆ
１のクロックパルスと同期した制御信号ｄｖが、他方の
システムクロックｆ２と同期化すべきａ方の同期化回路
５ＹＮ２に与えられる。その際、再伝達りイミングパタ
ーンｆ２の次回のクロックパルスの生起時にトリがされ
る信号Ｗ ｌ ｉｌより一時記憶されたデータ語が最終
的に再伝達され得るまでには、占有からシステムクロッ
クｆ２内のグロックパルスの生起までの待ち時間ｔＲＡ
ＳＴ２と不安定状態を橋渡しするための遅延時間ｔ８Ｙ
Ｎ２とが待たれなければＩ−、（らない。従って、１つ
のデータ語の要求からその実際の再伝達までには少なか
らざる時１」ずなわちＴＡＵ８が経過する。この場合に
も、部分時間ＬＳＹ’Ｎ ２ は周期Ｌ２と等しく選定
されているが、それよりも短くまたは長くてもよい。部
分時間ｔＳＹＮ ２が周期ｔ２の整数倍から偏差してい
る場合には、組入れのために、タイミングパターンｆ２
内のクロックパルスの生起の時点から偏差して、ずらさ
れたタイミングパターンの７７０ツクパルスにより決定
される時点は、部分時？？５ ’ ＳＹＮ ２ の終了
かもとのタイミングパターンｆ２内９それぞれ後続のク
ロックパルスとともに終了するように選定される。両同
期りイミングパターンの位相ずれは、もとのタイミング
パターンの谷クロックパルスによりそのつどのデータ語
の再伝達が正しい時点で開始し得るときに限って、部分
時間”５ＹＮ２ と一致する。いずれの場合にも、位
相、のずれたタイミングパターンのパルスにより決定さ
れる部分時間ｔＳＹＮ ２ 開始時点までの部分時間Ｌ
ＲＡＳＴ□ はＯと周期ｔ２との間の範囲内にある。同
様にして入力端の全時間ＴＷＩＮも特に部分時間’ＺＵ
Ｏの短縮により短縮され得る。しかし。 周辺条件が５寸かぎり、部分時間ｔＳＹＮ １ および
ｔＳＹＮ２は周Ｍ ｔ＋ またはＬ２と等しく選定す
るのが、費用が少なくてすむ点で、有利であると考えら
れる。 第５図には、バラノアメモリに対して必要なメモリセク
ションＲ・・・の最小数への全時間”Ｆ、ＩＮおよび”
Ａ Ｕ Ｓの影響が示されている。この目的で、次々
とｆ−９語ＡないしＤがＳにより畠込まれかつＬにより
１周期Ｌ２にわたって再伝達のためにレリーズされる４
つのメモリレジスタＲＯｒ、（いしＲ，３が示されてい
る。ｔＳＹＮ２ が周ＩＪＩ ｔ ２を越えないかぎり
、ＴＥＩＮと無関係に３つの７）そりセクションで十分
である。しかし、Ｔ０□、が固ＪＪＩＩ ｔ ２の整数
倍に近づくとき、位相変動を受容し得るためには、もう
】つの追加的メモリセクションを必要とする。すなわち
、全部で４つのメモリセクションが必要である。それに
対して、部分時間ｔ８ＹＮ２が周期Ｌ２を趣えると、メ
モリセクションの最小数は同じく高くする必要があり、
具体的にはそれぞれ１周期ｔ６分の延長ごとに１メモリ
セクゾヨノの６７加を各要とする。 第６図には、同期化回路５ＹＮＩおよび５ＹＮ２の基本
構成が示されている。それ自体は公知の仕方で、捕獲フ
リップフロップＦＡ−Ｆ１ＦとしてのＲＳフリツプフ
【
コツプが同期化すべき信ｆ−ｉＳｔを捕獲し、この信号
は、続いて支配的システムクロックｆｌ内のｉｉ ＃ａ
タロツクパルスのｆ隻緑により同期化フリップフロップ
５ＹＮ−ＦＦ’内に受入れられ。 従ってまた゛ロックイン”される。次いで部分時間ＬＳ
ＹＮ Ｊ だけ遅延して同期化フシツブフロップ５ｙ
Ｎ−ｐＦの出力信号がアントゲ−）Ｕｌを介して１つの
クロックパルスにより評価される。 ｔＳＹＮ］ ’＝ｔｌ の際にはそれはクイミングパ
ターｙｆｊのもう」つのパルスであり、このパルスが次
いで１つの出力パルスｆＪ′を供給し、この出力パルス
は同時にアントゲ−）Ｕ２を介して捕獲フリップフロッ
プＦＡ−ＦＦをリセットする。 第７図には、制御信４ｓｔが個別パルスＡお上びＢから
成っている場合について、第６図の同期化回路における
パルス図が示されている。このパルス図かられかるよう
に、同期化すべき制御４５号Ｓｔのパルスは、同期（ヒ
すべき制御１パルスＡおよびＢの間の間隔Ｌ２が捕獲プ
リップフロップＦＡ−Ｆ Ｆを適時にリセットするのに
十分な大きさであるときに限って、対応する出力パルス
ｆ＋’を生起させ得る。すなわち、”５ＹＮＩ−ｔｌ
の際には。 条件ｔ２≧２ｔ、が満足されていｌけれはならＩＩい。 それに対して、選択された例にくらべて開隔ｔ２が時点
Ｘの破線の中間パルスによりホされているように半減さ
れ、従って守るべき時間条件が満足されていない場合に
は、捕獲フリップフロップＦＡ−ＦＦがまだリセットさ
れていないので、この要求は抑制される。従って、この
場合には、後で説明する特別な回路が必要になる。 第８図には、第７図のパルス図と顆なり、同期化すべき
信号ｓｔが一層長く持続する制御パルスから成り、これ
らの持続制ｉｌｌパルスが第２図および第３図の実施例
において前提とされているように要求の継続を表わし全
有効継続時間にわたってシステムクロックｆ１のクロッ
クパルスと同期して出力パルスｆ］’をトリガする場合
のパルス図が示されている。この場合にも、捕獲フリッ
プフＩＪツブＦ Ａ −Ｆ Ｆのリセットはｔｉｌｌ
ｉＭ］信号ｓｔの終了にくらべて遅延して行なわれるの
で、第３図の実施例による他方のシステムクロックｆ２
のクロックパルスへの切換の際に次回の制御信号ｓｔの
要求パルスが時点、（で破線により弘すれているように
両時間限界Ｇ１およびＧ２の間で生起するときには、そ
の要求パルスは抑制される。この場合にも、同期化回路
Ｓ ＹＮ ］および５ＹＮ２を申し分なく作動させるた
め１−は、特別な対策を講した回路が必要になる。 第９図には、このような対策を講じた同期化回路の第Ｉ
の実施ｊすが示されている。第６図の同期化回路に対す
る主な相違点として、２つの簡単な同期化装置が互いに
並列に設けられており、前段に接続されている分割回路
、たとえば後１′薯で制御されるフリップフロップＴ
−Ｆ Ｆの形態の分割回路、を介して各到来要求パルス
ｓｔ／ｆ２により父ｎに有効状態に切換えられ、両回期
化装置の伯弓出力端から１つの一オアゲートリ１１を介
して出力パルスｆｌ’が得らノする。 第１０図には、々イミングパターンｆ２内のパルス状の
個別゛史求ＡないしＦをタイミングパターンｆ１に同期
化させる場合について、第９図の同期化回路におけるパ
ルス図が示されている。第８図による持続パルスから成
る要求に対しても同様のことがあてはまる。このパルス
図には、周波数比と両タイミングパ々−ンｆ１およびｆ
２のそのつどの位相差とに関係して再伝達りイミングパ
ターンｆ２の最大８Ｔ能なデータ流れ速度に適応するよ
うに、同期化された制御パルスｆ】’により制？１Ｉ１
１されるバッファメモリ内への流入が自動的に調節され
る過程が示されている。タイミングパターンｆ２内の最
初の４つの相い続く要求パルスＡないしＤはそれぞれロ
ックインおよび遅延のｉ＆に直接にクイミングバクーン
ｆｌ内の相い続く対応出力パルスＡ′ないしｌ〕′の生
起に通じ、他方出力パルスｐ／どＥ′との曲では、要求
を喪失−ぐることなく、時点Ｘで通常７Ｌらば生起する
であろう破線で示されている出力パルスは抑制される。 第１１図には、あまりに速く相い続く要求に対処し得る
同期化回路５ＹＮＩおよび５ＹＮ２の別の実施例が示さ
れている。この実施例では、同期化フリップフロップＳ
Ｙ＋”Ｊ’−ＦＦの前に２つの直列に接続された捕獲フ
リップフロップＦ Ａ、 −Ｆ １；” ２およびＦＡ
−ＦＦＩが接続されでおり、そのうち前段の捕獲フリッ
プフロップＦＡ−ＦＦ２は１つの要求を後段の捕獲フリ
ップフロップＦＡ −ＦＦ １に再伝達した１翰に直ち
に再びリセットされ、従って。 その要求が場合によってはまだロックインされておらず
、そのため本来の捕獲フリッププロップＦＡ−ＦＦＩが
まだ再び自由になっていないとしても、次回の要求の受
入れに用いられ得る。図示されているように両捕獲フリ
ップ、フロップの出力信号を遅延要素ＶＺＩおよびＶＺ
２を介してそれらあ制御入力端に帰還することにより、
それぞれの人力４３号があまりに早くにｍｍされて捕獲
フリップフロップが確定状態に到達し得ないという事態
は防止されている。 この同期化回路の作動の仕方は第１２図のパルス図に示
されている。捕獲フリップフロップＦＡ−Ｆ Ｆ １が
自由であれば、へカフリツプフ
コツプが同期化すべき信ｆ−ｉＳｔを捕獲し、この信号
は、続いて支配的システムクロックｆｌ内のｉｉ ＃ａ
タロツクパルスのｆ隻緑により同期化フリップフロップ
５ＹＮ−ＦＦ’内に受入れられ。 従ってまた゛ロックイン”される。次いで部分時間ＬＳ
ＹＮ Ｊ だけ遅延して同期化フシツブフロップ５ｙ
Ｎ−ｐＦの出力信号がアントゲ−）Ｕｌを介して１つの
クロックパルスにより評価される。 ｔＳＹＮ］ ’＝ｔｌ の際にはそれはクイミングパ
ターｙｆｊのもう」つのパルスであり、このパルスが次
いで１つの出力パルスｆＪ′を供給し、この出力パルス
は同時にアントゲ−）Ｕ２を介して捕獲フリップフロッ
プＦＡ−ＦＦをリセットする。 第７図には、制御信４ｓｔが個別パルスＡお上びＢから
成っている場合について、第６図の同期化回路における
パルス図が示されている。このパルス図かられかるよう
に、同期化すべき制御４５号Ｓｔのパルスは、同期（ヒ
すべき制御１パルスＡおよびＢの間の間隔Ｌ２が捕獲プ
リップフロップＦＡ−Ｆ Ｆを適時にリセットするのに
十分な大きさであるときに限って、対応する出力パルス
ｆ＋’を生起させ得る。すなわち、”５ＹＮＩ−ｔｌ
の際には。 条件ｔ２≧２ｔ、が満足されていｌけれはならＩＩい。 それに対して、選択された例にくらべて開隔ｔ２が時点
Ｘの破線の中間パルスによりホされているように半減さ
れ、従って守るべき時間条件が満足されていない場合に
は、捕獲フリップフロップＦＡ−ＦＦがまだリセットさ
れていないので、この要求は抑制される。従って、この
場合には、後で説明する特別な回路が必要になる。 第８図には、第７図のパルス図と顆なり、同期化すべき
信号ｓｔが一層長く持続する制御パルスから成り、これ
らの持続制ｉｌｌパルスが第２図および第３図の実施例
において前提とされているように要求の継続を表わし全
有効継続時間にわたってシステムクロックｆ１のクロッ
クパルスと同期して出力パルスｆ］’をトリガする場合
のパルス図が示されている。この場合にも、捕獲フリッ
プフＩＪツブＦ Ａ −Ｆ Ｆのリセットはｔｉｌｌ
ｉＭ］信号ｓｔの終了にくらべて遅延して行なわれるの
で、第３図の実施例による他方のシステムクロックｆ２
のクロックパルスへの切換の際に次回の制御信号ｓｔの
要求パルスが時点、（で破線により弘すれているように
両時間限界Ｇ１およびＧ２の間で生起するときには、そ
の要求パルスは抑制される。この場合にも、同期化回路
Ｓ ＹＮ ］および５ＹＮ２を申し分なく作動させるた
め１−は、特別な対策を講した回路が必要になる。 第９図には、このような対策を講じた同期化回路の第Ｉ
の実施ｊすが示されている。第６図の同期化回路に対す
る主な相違点として、２つの簡単な同期化装置が互いに
並列に設けられており、前段に接続されている分割回路
、たとえば後１′薯で制御されるフリップフロップＴ
−Ｆ Ｆの形態の分割回路、を介して各到来要求パルス
ｓｔ／ｆ２により父ｎに有効状態に切換えられ、両回期
化装置の伯弓出力端から１つの一オアゲートリ１１を介
して出力パルスｆｌ’が得らノする。 第１０図には、々イミングパターンｆ２内のパルス状の
個別゛史求ＡないしＦをタイミングパターンｆ１に同期
化させる場合について、第９図の同期化回路におけるパ
ルス図が示されている。第８図による持続パルスから成
る要求に対しても同様のことがあてはまる。このパルス
図には、周波数比と両タイミングパ々−ンｆ１およびｆ
２のそのつどの位相差とに関係して再伝達りイミングパ
ターンｆ２の最大８Ｔ能なデータ流れ速度に適応するよ
うに、同期化された制御パルスｆ】’により制？１Ｉ１
１されるバッファメモリ内への流入が自動的に調節され
る過程が示されている。タイミングパターンｆ２内の最
初の４つの相い続く要求パルスＡないしＤはそれぞれロ
ックインおよび遅延のｉ＆に直接にクイミングバクーン
ｆｌ内の相い続く対応出力パルスＡ′ないしｌ〕′の生
起に通じ、他方出力パルスｐ／どＥ′との曲では、要求
を喪失−ぐることなく、時点Ｘで通常７Ｌらば生起する
であろう破線で示されている出力パルスは抑制される。 第１１図には、あまりに速く相い続く要求に対処し得る
同期化回路５ＹＮＩおよび５ＹＮ２の別の実施例が示さ
れている。この実施例では、同期化フリップフロップＳ
Ｙ＋”Ｊ’−ＦＦの前に２つの直列に接続された捕獲フ
リップフロップＦ Ａ、 −Ｆ １；” ２およびＦＡ
−ＦＦＩが接続されでおり、そのうち前段の捕獲フリッ
プフロップＦＡ−ＦＦ２は１つの要求を後段の捕獲フリ
ップフロップＦＡ −ＦＦ １に再伝達した１翰に直ち
に再びリセットされ、従って。 その要求が場合によってはまだロックインされておらず
、そのため本来の捕獲フリッププロップＦＡ−ＦＦＩが
まだ再び自由になっていないとしても、次回の要求の受
入れに用いられ得る。図示されているように両捕獲フリ
ップ、フロップの出力信号を遅延要素ＶＺＩおよびＶＺ
２を介してそれらあ制御入力端に帰還することにより、
それぞれの人力４３号があまりに早くにｍｍされて捕獲
フリップフロップが確定状態に到達し得ないという事態
は防止されている。 この同期化回路の作動の仕方は第１２図のパルス図に示
されている。捕獲フリップフロップＦＡ−Ｆ Ｆ １が
自由であれば、へカフリツプフ
【ゴツプＦＡ−ＦＦ２か
ら取出された要求、たとえばパルスＡおよびＥ、は直ち
に他の捕獲ソリツブフロップＦＡ−ＦＦＩに再伝達され
、従ってへカフリソグノロツブは少し遅延して再び自由
になる。それに対して、捕獲フリップフロップＦＡ−Ｆ
Ｆ １がまだ占有されていれば、セットされた人力４甫
獲フリップフロップＦＡ−ＦＦ２の出力信置は、アント
ゲ−）Ｕ２ ［第」」図）の阻止状態がまだ継続してい
るため、再伝達され得す、入力捕獲フリップフロップＦ
Ａ−ＦＦ２は、後段の捕獲フリップフロップＦＡ−ＦＦ
’ １への要求の伝達が可能になるまで、すｒ（わちタ
イミングパターンｆ２内の要求パルスＢ ７．（いしＤ
絃よびＦにおいては、セットされた状態にとどまる。制
御信号ｆＪ’の対応出力パルスＡ′ないしＥ′は再びタ
イミングパターンｆ」のクロックパルスと同期して続き
、その際にタイミングパターンｆ２内の最大のデータ流
れ速度への適応のために再び場合によっては、時点Ｘで
破線のパルスにより示されているように、制御信号ｆｌ
’に対するタイミングパターンｆ１のグロックパルスが
抑制される。 次に第１３図によりバッファメモリＰＵＦの第］の実施
例を説明する。このバッファメモリは４つの個別レジス
タＲＯないしＲ３から１戊っており一供給されたデータ
語ＤＡＴは］っの書込み信号ＳＳにより共通のデータバ
スからこれらの個別レジスタ内に受入れられ、またこれ
らの個別レジスタからＪつの読出し信号ＬＳにより共通
のデータバスを介して再伝達され乙。書込みの際に限っ
て情報内容が変更されるようなレジ、スタＲｏないしＲ
３の構成では、読出し信号ＬＳは選択回路、たとえばそ
のつど選択されたレジスタの出力端を共Ｊ勇出力りｉ！
ｉｉに接Ｙ売“４″るマルチプレクサ、に利する制？ｔ
ｌ１１ ＋シリに相当する。 データを授ける側のシステム５ＹＳＴＪから供給された
データ語り、ＡＴを受入れかつそれらをデータを受ける
側のシステム５ＹＳＴ２へ再任４１−るための制１１１
１は共面のバッファメモリ制御部Ｐ −Ｓ Ｔによりイ
１なわれる。具体的には、受入れはデータと一緒に供給
されるストローブ信ｑｓ’ｒｔｔと関係して、また再伝
達はデータを受ける側のシステム５−ＹＳＴ ２＋７）
タイミングパターンｆ２のノア０ツクパルスと関係して
制御される。出力側のｌｉ１期１期間１回Ｓ’ＹＮ２は
完全に制御部）） −Ｓ Ｔ内に集積されており、他方
入力側の同期化回路ＳＹＮ＋は部分的にしか制側部Ｐ−
８Ｔ内に集積されていないっ制ω１１部１’−８Ｔおよ
び同期化回路５ＹＮ２の構成は互いに同一に構成された
部う）−匪１路にわかれており、それらのうち各１つが
各レジスタＲＯないしＲ３に割当てられている。これら
の部分回路は後縁で制御される各１つの人力または始動
フリツゾフ１コツプＳＯないしＳ３を有し、それらのう
ちそのつど１つのみがセットされて、そのつど受入れる
レジスタを人力アドレスポインタのように指示する。従
って、これらのフリップフロップはストローブパルスＳ
ＴＲによりクロックされる一種のリングシフトレジスタ
として接続されており、セット入力端Ｓの１つを介して
入力されたポインタビットがリング状に循環する。リン
グを閉じるため１つのアントゲ−）ＵＳが設けられてお
り、その３つの反転信号入力端がそれぞれリンク内の最
初の３つのフリップフロップＳ０７ＪいしＳ２の直１妾
信号出力端の】つど接続されているので、リング内の第
１のフリップフロップＳＯへの再伝達は、最初の３つの
フリップフロップＳＯないしＳ２がセットされていない
ときに限って行なわれ得る。これらのフリップフロップ
ＳＯ７”、ｌ−いしＳ３の直接信号出力端にはそれぞれ
アントゲ−） Ｕ Ｊ Ｏないし［Ｊ１３の１つが接続
されており−それらの別の信号入力端は゛ストローブパ
ルスＳＴＲに対する入力端と接続されているので、到来
ストローブパルスＳＴＲはセットされたフリッププロッ
プＳ Ｏｒ、ＨいしＳ３の１つと結び一つけられるとき
に限ってアンドゲートの１つ、たとえばＵ Ｉ Ｏｌを
づｒして有効にｒｚす、またそれによって１つのデータ
語ＤＡＴの人力を識別１「る、倫理要侶、たとえばＲＳ
フリップフロップの形態のＥＥＩＮＯ，を導通状態のア
ンドゲート、たとえば［１３を介してセットし、また選
択されたレジスタ、すなわちＲＯ，に対する書込み信号
をトリガし得る。 入力論理Ｗ Ｅ Ｊ’ｒ 丁’Ｎ ＯないしｌＥ：ＩＮ
３のセット出力端の後にはそれぞれアンドゲートＵ２０
ないしくＪ２３の１つが接続されており、こ几らのアン
ドゲートは、入力論理要素、たとえばＥＩＮＯ，のセッ
ト出力がリング内で次段の人力論理要−！；、たとえば
ＥＩＮＩ−に対応づけＬっれているアンドゲート。 たとえばＵ２ Ｌ、を阻止状態とすることによって、Ｆ
ＩＦＯ原理で作動する再伝達用アドレスポインタのかわ
りに、そのつど最初に書込まれ従ってまた再び最初に再
伝達すべきデータ語を有するレジスタを識別する。これ
らのアントゲ−）’［Ｊ２０ないしＴＪ ２３の・１つ
の出力端のうちそのつど１つのみが目Ｆ−色効となり、
また制御信号ｄｖにより（］ ｏｕｔ−ｏｆ ｎ ）
コード内の読出しアドレスとして一時記憶されたデータ
語１） Ａ Ｔの再伝達を開始する。 加えて、制御信号ｄｖはそれぞれ後段の同期化フリップ
フロップ５ＹＮＯ，’、１：いし５ＹＮ３の１つに与え
られ、これらの同期化フリップノロツブが再伝達タイミ
ングパターンｆ２のクロックパルスによりクロックされ
て、いまの場合にはクロック周期も、と等しく選定され
ている部分時間ｔｓＹＮ２の経過後に１つの後段の出力
論理要素、たとえばＡＵＳＯ，を１同期ｔ２の全継続１
（−１間にわたってセットする。同時に、たとえばその
出力論理要素に対応しておりクロックパルスにユリ短時
間だけ導通状態にされるアンドゲート、たとえばＵ３０
゜を介して、対応する入力論理要素、すなわちＥＩＮ
０、かリセットされる。次いで、制ｉ′１１１１信ｊ’
ｗｌに１１１当する出力論理要素の出力信号が読出し信
号■、ｓとして、対ｌ必するレジスタ、たとえばＲＯ＋
の出力端を再任達デークバスに接続させる。 バッファメモリＰＵＦのレジスタＲＯ’ｆ（いしＲ３の
冬々にはさらに占有論理要素１３ＥＴ、ｏないしＢＥＬ
３の」つが対応づけられており、これらはＲＳプリップ
フロッグとして構成されており、それぞれ対応する人力
論理要素、すなわちたとえばＥＩＮＯ−のセット出力に
よりセットされ、またそれによって対応する゛レジスタ
、たとえばＲＯ−のロード状態を指示する。従って、そ
れらは対応する再伝達周期の終了時に初めて、すなわち
入力論理要素Ｅ 、Ｉ Ｎ・・・ よりも１周期ｔ２
だげ遅くにリセットされる。このリセットもそれぞれア
ントゲ−） Ｕ ４０ ｒｌいしＴＪ４３の１つを介し
て再伝達タイミングパターンｆ２の１つのクロックパル
スと結びつけられて行なわれる。１周期ｔ２だけ早くに
行なわれる入力論理要素ＥＩｌｖ・・・ のリセットは
１次回の制御性信号ｄｖが、連７涜的７ｉデータ流出を
１可能にづ−るため、適時にタイミングパターンｆ２内
にロックインされることを保証する。 こうして、パックアメモリＰ Ｕ ｌｊ”の出力仰１に
必要な同期化回路５ＹＮ２は完全にバッファメモリの出
力ｆｂｌｌ ｈｇ部内に実情されている。捕獲フリップ
ソロノブを別に設ける必要はン′「い。なぜならば１人
力論理要素ＥＩＮ（１：いしＥＥＩＮ ３ が捕獲ソ
リツブフロップの役割をもするからである。選択された
クロック周１υｌ ｔ ２ よりも長い部分時間ｔＳＹ
Ｎ２ ヲ：’ｆるべき場合には、同期化フリツプフじツ
ブ５ＹＮＯないし５ＹＮ３がそれ自体は公知の仕方で適
当な回路により、たとえば複数個の同期化ブリップフロ
ップの継続回路にｔす、たとえば同期ｆヒフリッププロ
ップ、たとえば５ＹＮＯ１および出力論理
ら取出された要求、たとえばパルスＡおよびＥ、は直ち
に他の捕獲ソリツブフロップＦＡ−ＦＦＩに再伝達され
、従ってへカフリソグノロツブは少し遅延して再び自由
になる。それに対して、捕獲フリップフロップＦＡ−Ｆ
Ｆ １がまだ占有されていれば、セットされた人力４甫
獲フリップフロップＦＡ−ＦＦ２の出力信置は、アント
ゲ−）Ｕ２ ［第」」図）の阻止状態がまだ継続してい
るため、再伝達され得す、入力捕獲フリップフロップＦ
Ａ−ＦＦ２は、後段の捕獲フリップフロップＦＡ−ＦＦ
’ １への要求の伝達が可能になるまで、すｒ（わちタ
イミングパターンｆ２内の要求パルスＢ ７．（いしＤ
絃よびＦにおいては、セットされた状態にとどまる。制
御信号ｆＪ’の対応出力パルスＡ′ないしＥ′は再びタ
イミングパターンｆ」のクロックパルスと同期して続き
、その際にタイミングパターンｆ２内の最大のデータ流
れ速度への適応のために再び場合によっては、時点Ｘで
破線のパルスにより示されているように、制御信号ｆｌ
’に対するタイミングパターンｆ１のグロックパルスが
抑制される。 次に第１３図によりバッファメモリＰＵＦの第］の実施
例を説明する。このバッファメモリは４つの個別レジス
タＲＯないしＲ３から１戊っており一供給されたデータ
語ＤＡＴは］っの書込み信号ＳＳにより共通のデータバ
スからこれらの個別レジスタ内に受入れられ、またこれ
らの個別レジスタからＪつの読出し信号ＬＳにより共通
のデータバスを介して再伝達され乙。書込みの際に限っ
て情報内容が変更されるようなレジ、スタＲｏないしＲ
３の構成では、読出し信号ＬＳは選択回路、たとえばそ
のつど選択されたレジスタの出力端を共Ｊ勇出力りｉ！
ｉｉに接Ｙ売“４″るマルチプレクサ、に利する制？ｔ
ｌ１１ ＋シリに相当する。 データを授ける側のシステム５ＹＳＴＪから供給された
データ語り、ＡＴを受入れかつそれらをデータを受ける
側のシステム５ＹＳＴ２へ再任４１−るための制１１１
１は共面のバッファメモリ制御部Ｐ −Ｓ Ｔによりイ
１なわれる。具体的には、受入れはデータと一緒に供給
されるストローブ信ｑｓ’ｒｔｔと関係して、また再伝
達はデータを受ける側のシステム５−ＹＳＴ ２＋７）
タイミングパターンｆ２のノア０ツクパルスと関係して
制御される。出力側のｌｉ１期１期間１回Ｓ’ＹＮ２は
完全に制御部）） −Ｓ Ｔ内に集積されており、他方
入力側の同期化回路ＳＹＮ＋は部分的にしか制側部Ｐ−
８Ｔ内に集積されていないっ制ω１１部１’−８Ｔおよ
び同期化回路５ＹＮ２の構成は互いに同一に構成された
部う）−匪１路にわかれており、それらのうち各１つが
各レジスタＲＯないしＲ３に割当てられている。これら
の部分回路は後縁で制御される各１つの人力または始動
フリツゾフ１コツプＳＯないしＳ３を有し、それらのう
ちそのつど１つのみがセットされて、そのつど受入れる
レジスタを人力アドレスポインタのように指示する。従
って、これらのフリップフロップはストローブパルスＳ
ＴＲによりクロックされる一種のリングシフトレジスタ
として接続されており、セット入力端Ｓの１つを介して
入力されたポインタビットがリング状に循環する。リン
グを閉じるため１つのアントゲ−）ＵＳが設けられてお
り、その３つの反転信号入力端がそれぞれリンク内の最
初の３つのフリップフロップＳ０７ＪいしＳ２の直１妾
信号出力端の】つど接続されているので、リング内の第
１のフリップフロップＳＯへの再伝達は、最初の３つの
フリップフロップＳＯないしＳ２がセットされていない
ときに限って行なわれ得る。これらのフリップフロップ
ＳＯ７”、ｌ−いしＳ３の直接信号出力端にはそれぞれ
アントゲ−） Ｕ Ｊ Ｏないし［Ｊ１３の１つが接続
されており−それらの別の信号入力端は゛ストローブパ
ルスＳＴＲに対する入力端と接続されているので、到来
ストローブパルスＳＴＲはセットされたフリッププロッ
プＳ Ｏｒ、ＨいしＳ３の１つと結び一つけられるとき
に限ってアンドゲートの１つ、たとえばＵ Ｉ Ｏｌを
づｒして有効にｒｚす、またそれによって１つのデータ
語ＤＡＴの人力を識別１「る、倫理要侶、たとえばＲＳ
フリップフロップの形態のＥＥＩＮＯ，を導通状態のア
ンドゲート、たとえば［１３を介してセットし、また選
択されたレジスタ、すなわちＲＯ，に対する書込み信号
をトリガし得る。 入力論理Ｗ Ｅ Ｊ’ｒ 丁’Ｎ ＯないしｌＥ：ＩＮ
３のセット出力端の後にはそれぞれアンドゲートＵ２０
ないしくＪ２３の１つが接続されており、こ几らのアン
ドゲートは、入力論理要素、たとえばＥＩＮＯ，のセッ
ト出力がリング内で次段の人力論理要−！；、たとえば
ＥＩＮＩ−に対応づけＬっれているアンドゲート。 たとえばＵ２ Ｌ、を阻止状態とすることによって、Ｆ
ＩＦＯ原理で作動する再伝達用アドレスポインタのかわ
りに、そのつど最初に書込まれ従ってまた再び最初に再
伝達すべきデータ語を有するレジスタを識別する。これ
らのアントゲ−）’［Ｊ２０ないしＴＪ ２３の・１つ
の出力端のうちそのつど１つのみが目Ｆ−色効となり、
また制御信号ｄｖにより（］ ｏｕｔ−ｏｆ ｎ ）
コード内の読出しアドレスとして一時記憶されたデータ
語１） Ａ Ｔの再伝達を開始する。 加えて、制御信号ｄｖはそれぞれ後段の同期化フリップ
フロップ５ＹＮＯ，’、１：いし５ＹＮ３の１つに与え
られ、これらの同期化フリップノロツブが再伝達タイミ
ングパターンｆ２のクロックパルスによりクロックされ
て、いまの場合にはクロック周期も、と等しく選定され
ている部分時間ｔｓＹＮ２の経過後に１つの後段の出力
論理要素、たとえばＡＵＳＯ，を１同期ｔ２の全継続１
（−１間にわたってセットする。同時に、たとえばその
出力論理要素に対応しておりクロックパルスにユリ短時
間だけ導通状態にされるアンドゲート、たとえばＵ３０
゜を介して、対応する入力論理要素、すなわちＥＩＮ
０、かリセットされる。次いで、制ｉ′１１１１信ｊ’
ｗｌに１１１当する出力論理要素の出力信号が読出し信
号■、ｓとして、対ｌ必するレジスタ、たとえばＲＯ＋
の出力端を再任達デークバスに接続させる。 バッファメモリＰＵＦのレジスタＲＯ’ｆ（いしＲ３の
冬々にはさらに占有論理要素１３ＥＴ、ｏないしＢＥＬ
３の」つが対応づけられており、これらはＲＳプリップ
フロッグとして構成されており、それぞれ対応する人力
論理要素、すなわちたとえばＥＩＮＯ−のセット出力に
よりセットされ、またそれによって対応する゛レジスタ
、たとえばＲＯ−のロード状態を指示する。従って、そ
れらは対応する再伝達周期の終了時に初めて、すなわち
入力論理要素Ｅ 、Ｉ Ｎ・・・ よりも１周期ｔ２
だげ遅くにリセットされる。このリセットもそれぞれア
ントゲ−） Ｕ ４０ ｒｌいしＴＪ４３の１つを介し
て再伝達タイミングパターンｆ２の１つのクロックパル
スと結びつけられて行なわれる。１周期ｔ２だけ早くに
行なわれる入力論理要素ＥＩｌｖ・・・ のリセットは
１次回の制御性信号ｄｖが、連７涜的７ｉデータ流出を
１可能にづ−るため、適時にタイミングパターンｆ２内
にロックインされることを保証する。 こうして、パックアメモリＰ Ｕ ｌｊ”の出力仰１に
必要な同期化回路５ＹＮ２は完全にバッファメモリの出
力ｆｂｌｌ ｈｇ部内に実情されている。捕獲フリップ
ソロノブを別に設ける必要はン′「い。なぜならば１人
力論理要素ＥＩＮ（１：いしＥＥＩＮ ３ が捕獲ソ
リツブフロップの役割をもするからである。選択された
クロック周１υｌ ｔ ２ よりも長い部分時間ｔＳＹ
Ｎ２ ヲ：’ｆるべき場合には、同期化フリツプフじツ
ブ５ＹＮＯないし５ＹＮ３がそれ自体は公知の仕方で適
当な回路により、たとえば複数個の同期化ブリップフロ
ップの継続回路にｔす、たとえば同期ｆヒフリッププロ
ップ、たとえば５ＹＮＯ１および出力論理
【８素、たと
えばＡｌ３Ｏ３をも形成するように、置換する必要があ
る。 入力側に対応づけられている同期化回路５ＹＮＩは、既
に第２図に関連して言及したように、バッフＩメモリＰ
ＵＦ内のレジスタＲＯＹ（いしＲ３の少なくとも１つの
自由状態から導き出された＋ｌ１ｉＩ ｉ印信号ｓｔに
ｊ；り制御卸される。そのために、占有論理要素ＢＥＥ
、ＯないしＢＥＬ３のセット出力信号から反転入力端を
【ｊするオフ’）’−ト０２ｆ７介して郁ηＳｔ′が得
ら１１７、この何句が既に捕獲された制に１１１信号ｓ
ｔ として同期化フリップフロップ５ＹＮ−ＦＦに作用
し、この回期化フリップフロップは他のシステムクロッ
クｆ１のりｑツクパルスによりクロックされて、１１段
に接続されているアンドケートＵ５を介して第６図と同
様にシステム５ＹＳＴＩに同期化された呼出し信号ｆＪ
′を供給する。 その際にいまの場ｔキには４つのメモリセクノヨンにＨ
ｊｌｌ限されたバッファメモリの２ノモリ答１．ｆで１
１４１に合わせられるように、既に第２図および第３図
に関連して簡単に示したように、制品印信号ｓｔ’の後
縁が違延せずに有効になることが刊１１１１されている
。すなわち、パックアメモリＰＵＦが満杯になりかつ制
御卸信旨ｓｔ’が零になると直ちに、反転されたグイ１
ツト入力端Ｒを弁して同期化フリップフロップ５ＹＮ−
ＦＦが瞬間的にリセットさ、比るので、１１１び１つの
要求パルスｆ＋’が同１υ１化回路５ＹＮＩの出力端に
現われるためには、ヅステムクロソクｆ１の２一つのク
ロックパルスが・区り２である。これについては後でま
たパルス図により説明する。 特に、データを受ける側のシステム５ＹＳＴ２が連続的
なデータの流れを１ｊ゛するデータ伝送システムにより
形成されている場合、データ語の数が十分でない際に光
−Ｃん語の挿入によりデータの流れを維持ｆるため、出
力論理要素ＡＵＳＯないしＡ、ＵＳ３のセット出力信号
゛から反転入力端１：を負するアントゲ−）Ｕ６を介し
て信号ＦＷが得られ、この信号にシ（いてデータ語が一
特記障されておらずかっ送出が必要とされるときに充て
ん語の挿入が行なわれる。 さらに、必要な場合には、アン上゛ゲートＵ ３０ない
しくＪ ３３の出力幅：から１つのオアゲートを介しＣ
１または破線で示さオｔでいるように同Ｊｕｌ化）リッ
プフロップ５ＹＮＯないし５ＹＮ３の出力端およびその
隆に接続されておりシステムクロックｆ２のクロックパ
ルスによりそのつど短時間だけレリーズされるアンドゲ
ートＵ７から、人力ストローブ信号Ｓ Ｔ Ｒに相当す
る１つの出力ストローブ［δ号Ｓ Ｔ Ｒ’が導き出さ
れる。 第１４図は第１３図による回路の作動の仕）ｊを説明す
るためのパルス図であり、第４図にならってストローブ
パルスＳＴＲがタイミングパターンｆＪ内のクロックパ
ルスおよび同期化された要求パルスｆｌ’よりもそれぞ
れｊ周期ｔ】の】／２だけ遅れていると仮定されている
。到来するストローブパルスＳＴＲにより個々の始動フ
リップフロップ５０１（いしＳ３がサイクリックに次々
と有効になり、その後段にそれぞれ接続されている人力
論理′堤素ＥＩＮＯないしＩＣ丁Ｎ３をセラ１し、これ
らの入力論理要素はアントゲ−） Ｕ ２０ ｙｚいし
’［Ｊ３０を介してサイクリックに同期化フリップフロ
ップ５ＹＮｏないし５ＹＮ３ を始動させる。これらの
同期化フリップフロップにより１周期ｔ２の遅延後にそ
れぞれ出力論理要素Ａ Ｕ Ｓ ＯないしＡＵＳ ３が
１周期ｔ２の継続時間にわたってセットされ、それらが
読出し信号ＬＳによる１つのデータ語ＤＡＴの再伝達の
継続時間を−７−り丈る。これらのパルス列の下側に、
相い続くデータ語ＡないしＫによる個々のレジスタＲＯ
ないしＲ３の占有状態が示されている。ＬＳにより各デ
ータ語ＤＡＴの再伝達周期が示されており、また占有さ
れていない時間帯はハツチングを施して示されている。 データ語ＤＡＴの各りはその後直ちにレジスタＲＯない
しＲ３の１つに受入れられる。再伝達周期（ＬＳ）は中
断なしに相い続くので、バッファ出力端には連続的なデ
ータの流れが与えられており、作動に関与するフリップ
フロップが信号オーバーラツプにより不安定状態を生じ
−Ｃデータを表出するおそれはない。同時に、バッファ
メモリＰＵｌｉ”の入力端におけるデータ１希れ、叱度
が出力側における般大の４−夕？Ａｒ、れ速度に１゛目
りノ的に・薗１，０：する。後右は同期化回路５ＹＮ１
の範囲内で占有論理要素ＢＥＬＯｒＪいしＢＥＬ３ の
反転さｔｔた出力借りにより行なわれ、それらの論理状
態がレジスフ行ＲＯＴ（いしＲ３の下側に示されている
。 すべての占有倫理要素ＢＥＬＯないしＢＥＬ３ がセッ
トされていン１い限り、バックＩ内にまだ１つのデータ
語を受入れるための場所が存在１−でおり。 制御信号ｓｔ’が自由状態を指示し、その結果同期化フ
リップフロップＳ Ｙ Ｎ −Ｆ Ｆのセラ） ？＆に
クイミングパＱ−ンｆ１内の各クロックパルスが］つの
要求パルスｆｌ’になる。しかし、すべてのレジスタが
たとえばデータ語呂の伝達に狂ったとい短時間であって
も占有されていれば、同ル」化フリップフロッグ５ＹＮ
−ＦＦは瞬間的にリセットされ、従ってデータを授ける
側のシステムの々イミングバ々−ンｆ１内の次回のクロ
ックパルスはたとえば時点ＸおよびＹに破線で示されて
いるように要求パルスの生起に通じない。なぜならば、
要求パルスの生ト己のためには、同期化フリップフロッ
プＳＹＮ −Ｆ ｌ”が再びセ・ソトされな（すれ１・
ま）ｌらｔＩいからである。その結宋、その後に開始す
るクロック周期１．内にはストローブパルスが続き得な
い。従って、流入するデータの流れに、最七行にそれぞ
ｈＩ Ｑのゾにより伯されている子−９語ギャップが生
ずる。こうして、パックアメモリは決してオーバーフロ
ーし得ない。。、４ 第１５図には、費用が比較的少なくてすむパックアメモ
リの実施例として、両回期化回路５ＹＮＩおよび５ＹＮ
２ど一緒に制御部Ｐ−８Ｔを有するバッファメモリＰＵ
Ｆが示されているこのパックアメモリは同じく４つの１
円別しジスｑ ｐ、 ｏ ｒ（いしＲ３を有するが、こ
れらの個別レジスタ（二は、先の実施例と冗なり、７−
′−夕を授ける側のシステム５ＹＳＴ１から代納される
一データ語１）ＡＴが逆の順序で次々と必される。最初
の３つの個別レジスタＲ３７（いしＲ」は１つの非同期
動作のパ後追い（Ｎａｃｈｚｉｅｈ ）バッファ″を形
成しており、データ語１） Ａ Ｔはステップ状に次々
と短１、ｌｊ間の間に、まさに自由である閏別レジスタ
まで再伝達され乙。 直列回路の最終の個別レジスタＲＯは一データを受ける
側のｉ／ステム５ＹＳＴ２に対する同期レジスタとして
同期化回路５ＹＮ２と関係して作動する。 個々のデータ語ＤＡＴの受入れおよび再伝達は、先の実
施例と同じく、それぞれ−緒に供給されるストロ−ブイ
５号ＳＴＲを検出する制御部１） −Ｓ Ｔにより行な
われる。この制御部＋！ −Ｓ Ｔの内部で非同期動作
レジスタＲ１ないしＲ３の各々にたとえばＲＳフリップ
フロップの形四のチェック論理要素Ｋ −Ｆ Ｆ １な
いしに−ＦＦ３が対応づけられており、このチェック論
理要素は、対応する個ワ１リレジスタ内に１つのデータ
語が一時記憶されるときにセットされる。チェック論理
要素に−ＦＦＩないしＫ −Ｆ Ｆ ３の各セット入力
端の的にアンドゲートｕＪないしＵ３のＪっが接続され
ており、その反転第２信号入力端はそれぞれ対応するチ
ェック論理要素のセット出力端と遅延要素ＶＺＩＩない
しＶＺ３１の１つを介して接続されている。また、この
アントゲルトの出力端がら、対応するチェック論：ｌ′
ＴＩ！要素に−ＦＦ・・・に対するセット信号とならん
で、それぞれ遅延要素ＶＺ２２７ｊいしＶＺ４２の１つ
を介してそれぞれ前段のチェック倫理要素に−ＦＦ・・
・のリセット入力端に与えられるリセット信号が取出さ
れる。こうして３つのチェック論理要素に−ＦＦＩない
しに−ＦＦ３は−Ｊつのストａ−ブパルスＳＴＲにより
次々とセットされかつ対応レジスタ内に一特記［、へさ
れたデータ語）再伝達によ（ルとれぞれ再びリセットさ
れる１つの直列回路を形成している。レジスタに対する
受入れクロックＯＴはそれぞｈ対応するチェック倫理要
素に−ＦＦ・・・に対するレット信号と同一である。 この直列回路の第１のアンドゲートＵ３の前に、常に必
要なわけではないが安全上の理由がら、もう１つのＲＳ
フリップノロツブが捕獲）υツプノロッグＦＦ−ＦＡと
して接続されており、この捕獲フリッププロップはアン
トゲ−）Ｕ３の出力端に接続されている遅延要素ＶＺ４
２とリセットを咀市するためのアンド２− ） Ｕ ＝
１とを介し−Ｃ１八カストローブパルスＳＴＲがまだ有
効である限りは、リセットさｉｔ得る。 すべてのチェック論理要素に−ＩＦ’Ｆ１ｒ、（いしに
−ＦＦ３および入力フリッププロップＦ Ａ −Ｆ Ｆ
のセット出力からオアグー）０１を介して出力信−号ｄ
ｖ’が得られる。この出力信号は、−特記障されたデー
タの存在を指示１−る既に捕獲された制御１ｌｌｌ （
ｒｒ −”ｉ ”に相当し、同期化回路ＳＹＮ ２によ
りデータを受ける１則のシステム５ＹＳＴ２のタイミン
グパターンｆ２に同期化されて同期レジスタＲＯに対す
る受入れクロックＵＴとしての信号ｗｌの生↓ψに１貞
する。 同期１ヒ回路Ｓ■寸２は、いまの場合−単に同期化フリ
ップフロップ５ＹＮ−ＦＦ ］およびその後に接続され
ているアンドグー）Ｕ５から成っている。 なぜならば、前段に接続されているＲＳフリップフロッ
プが既に捕獲クリップフロップの機能を満足１９、かつ
遅延時間ｔＳＹＮ２はいまの場合にも１月期ｔ２に等し
いからである。オアケート（月は、特に同期化時間がも
っと長い場合に、データの流れにギャップを生ずること
すく、一時制１へされたデータ語がデータを受ける側の
システムのタイミングパターンｆ２で連続的に再伝達さ
れ得ることを保証する。なせならば、直列回路の最終の
非同期レジレジスタＲＪ内で全同期化時間を待っている
からである。同期化フリッププロップ５ＹＮ−Ｆ’ＦＩ
と直列にもう１つの同期化ソリツブノロツブ５ＹＮ−Ｆ
Ｆ２が接ｉ５＊されており、後者は同じく再伝達タイミ
ングパターンｆ２のクロックパルスの後僅によりクロッ
クされて、１つのデータ語が再伝達のために到着してい
るか否かを指示する。これは。 いくつかのｉ＋Ｚ、用例において、再伝達すべきデータ
語が欠落している際に信号Ｉｉ”Ｗに基づいて充てん語
をデータストリーム内に挿入するのに利用され得る。さ
らに、必要であれば、両伝達信号ｗｌから入力ストロー
ブ信号ＳＴＲに相当する出力ストローブ信号Ｓ Ｔ Ｒ
’が導き出され得る。 バッファメモｙの入力側の同期化回路５ＹＮＪを＋１ｉ
ｌｌ １ｆｊｌするための制ｔ：ｌｉｌ ＋、″；弓ｓ
ｔは１４’！ Ｉ ３図による実）＠ ｌｊ’ｌｌの場
合と１．１′１１ｕの仕方でバッファメモリＰ、ＵＰの
占ｒ１−状１．煤からりき出されるが、いまの場合には
従続回路の第１のチェック論理要素Ｋ −Ｆ ｌｒ ３
のセット状Ｑ１３のみが支配的であり、その七ット出力
１１弓が反転されて、既に捕獲された：ｌ；ＩＩ ｉ：
ＤＩ信５−シｓｔ′とじて同期化回路５ＹＮＩの同期化
ノリノブプロップ５ＹＮ−ＦＦ３を制御する。対応する
レジスタＲ３の単なる通過が同期化フリップフロップ５
ＹＮ−ｐｐ３ をリセットするのを防止するため、」
二記セット出力信号をさらに遅延要素ＶＺ３１およびＶ
Ｚ ５により遅延させかつ反転することによっても制御
信号ｓｔ’が得られている。すなわち、遅延なしのセッ
ト出力信号とならんで遅延後のセット出力１シ吋がオア
シ’ −） ｆＪ ２の反転入力端に力えられ、その出
力端から制ｎＱＩ信号ｓｔ’が得られている。 遅延時間は、遅延なしの信号が再び消滅するときに初め
て遅延後の（；ｒ号が有効になり、それによって遅延な
しの信号の雇時１間中断を所与の時間にわたーって遅延
後の信号により橋渡しするように選定されている。この
所与の時間の、経過で変に遅延なしの信号の中＋＋１が
才だ終了していないどきに初めて。 同期化フリップフロップ５ＹＮ−ｉｉ’Ｆ３がリセット
さａる。それによって、正常なデータｉＡｔ人制ｊ４］
が行なわれ得る。 第１６図には、第１５図の回路におけるパルス図１ｉ”
ｔＬ １４図と類似の構成で示されている。レジスタＲ
３ないしＲ１のいずれも占有されていなければ、到来す
るストローブパルスＳＴｉ′％は次々と捕獲フリップフ
ロップＦＡ−ＦＦおよびその後に続くチェック論理要素
に−ＦＦ３ないしに−ＦＦ１をセットする。同様に、供
給されたデータ語ＤＡＴ、たとえばＡ、は次々とレジス
タＲ３：ｔ６ Ｊ二びＲ２を経てレジスタＲｊ内にステ
ップ状に再伝達され、そこで先ず、ロックインおよび部
分時間Ｌ８ＹＮ２の経過後に最終のレジスタＲＯｒ７月
二丙伝達のために受入れられるまで、記憶された状態に
とどまる。 後段′のレジスタへのデータ語１） Ａ ’ｒの再伝達
により、対応する手ニック論理要素、たとえばに−ＦＦ
３およびに−ＦＦｉは再びリセットされるので、自由な
後段のレジスタではチェック論理要素はそれぞれ短時間
しかセットされていない、複数の相い続くデータ語、た
とえばＡＪｒいしＥ、ではチェック論理要素は次々と一
層長く持続するセット状態に移行し、その結果、データ
語Ｅの伝達後に遅延要素ＶＺ ５を弁して遅延した出力
信号がイｊ効にＴ（るときチェック論理要素に−Ｆ’Ｆ
３はまだセットされているので、制御信号ｓｔ’は中断
され、またそれによって同期化フリッププロップＳ Ｙ
１’Ｊ −ＦＦ”３はリセットされる。その結果、第
１３図による実施例の場合のように１時点Ｘでの要求パ
ルスｆｌ’は抑制され、またそれによって進行中のダイ
ミングーリー・ｒタル内のストローブパルスＳＴＲは抑
制されろ。このことが第１６図の最り行に同じくｆによ
り示されている。 第１３図Ｊｄよび第１５図により説明した両実施例は、
第１図ないし第３図により説明した実施例と比較して、
同期化回路５ＹＮＩおよび５ＹＮ２ が少なくとも部分
的にバッファメモリＰＵＦの制御部）） −Ｓ ’ｒの
なかに集積されている点で、また第１３図による実施例
では第９図の装置に相当する同期化装置が多重に設けら
れている点で、また第１５図による実施例では直列に接
続されたチェック論理要素Ｋ −Ｆ ｌｊ・・・の形態
で＠］ １図の製置に相当する捕獲ノリツブフロップの
直列回路が用いられる点で特色を有する特別な場合であ
る。他方、同期化回路ＳＹｉ”ＪＪ 内の同期化フリ
ップフロップＳ Ｙ Ｎ−Ｆ １（”の瞬間的リセット
は満杯のバッファメモリにおいて自由なレジスタの留保
を阻止する。さもなけ１ｔば、制御信号ｓｔの１麦樟の
遅延の結果として自由なレジスタの留保が必要とされよ
う。この後縁の遅延はためらいなしにｊＩＩ（＜シ得る
。 なぜｙ、（らば、制御信号ｓｔ’の後縁は既にダイミン
グパターンｆｌと同期して生ずるｊ・らである。他方、
制御信号ｓｔ’のその一つど新たに同期化される前縁の
遅延は明らかである。なぜならば−ｔｓＹＮ１＝１．の
いまの１易合５次回・データ語、たどえばＦまたは１（
、が供給される土でに、最・も望ましくなイ場合にはク
ロック周勘１．の２陪までの時間が］（ｊωぎ去り得る
からである。しかし、この反応時間は支障を生じない、
、なぜならば、土だ十分なデータ語、うＺ−ＩＩ−１ｆ
、を己［１３されているの°で、バッファメモリの出力
幅：における曲続的なデータの流れが損われることはな
いからである。 第１７図には−たとえば米国特許第３，６８０，０５１
号明同書にならって、中央処理装置ＣＰＵ−主メモリｌ
■１ＶＩおよび人出力”り（ＩＯＰを有しデータを授け
る側のシステム５ＹＳＴＩを形成］−るｄ１痒機と、た
とえば」二記Ｓ１痒機と池の８１９機（図示せず）とを
連結するためシステム５ＹＳＴＩのシステムクロックｆ
ｌと無関係なシステムク［Ｉツクｆ２で作動しデータを
受ける側のシステム５ＹＳＴ２を形成する両方向伝送チ
ャネルＵＥ−にの送信および受信制御ユニットとがチャ
ネル制御部ＣＨｎ を介して接続されているシステムが
ブロック回路図で示されている。相い異するシステムク
ロックｆ１およびｆ２で非同期動作をする両ヅステノ・
間のインタフェースは、先に説明されまたここではＳ−
８ＹＮ−８Ｔおよびｌ’ニーＳＹＮ ＳＴとして示され
ている”Ｓ信および受信路用の装置である。チャノ・ル
制御部ＣＨｎ から供給されたデータ語１）ＡＴは一緒
に供給された制ｆ：ｌｌＩ信号に基づいて先ず送信バッ
ファＳ−Ｐ Ｕ Ｆ円に潜込まれ−そこから充てん語発
生回路ＦＶＪ−Ｇを打する同期化制御部Ｓ −５ＹＮ−
ＳＴを通して誤り検査発生回路５Ｉ−Ｇに与えられ、そ
こでこの時点までに伝送路内で用いられた各データ語１
〕ＡＴ内のパリティ検査ＰＡＲのかわりに２知の仕方で
ブロック検査なｉｉＪ能とするデータブロックが形成さ
れる。これらのデータブロックは文字ごとに送１言器Ｓ
ＥＮに与えられ、並列／直列変換の後にたとえば光搬送
波で変調されて伝送チャノ・ルＵＥ−Ｋを経て送りｊＪ
３される。 逆に、伝送プーヤネルＵ Ｅ −Ｋを経て到来し受信器
ＥＭＰ内で少調された文字は直列／並列変換の後に誤り
検査回路Ｓ’Ｉ−Ｋに与えられ、そこからパリティ検査
ＰＡＲを有するデータ語が充てん語抑制回路ＦＷ−Ｕを
経て同期化制御部Ｅ−８ＹＮ−Ｓ Ｉｌｌへ再伝達され
る。そこからデータ語１）ＡＴは計ｑ機システム５ＹＳ
Ｔ１のシステムクロックｆ１と同期して受信バッファＥ
−ＰＵＦに与えられ、そこからチャネル制御部ＣＩ（ｎ
がデータ語Ｄ Ａ Ｔを必要に応じて呼出して、マイク
ロプロセッサで制御される入出力部ｉ０Ｐに与えるっ 個々の装置の１１］を伝送されるｆ−９語ＤＡＴのフォ
ーマットは第１７図の左側部５）に示さ第１．でいる。 データ語はたとえば３６ビツト幅で供給され。 そのうち３２ビツトは本来の情報りを含んでおり。 ４ビツトはパリティ検査ＰＡＲに用いられている。 並列に一緒に供給さ（する制御情報に乱づいてチーＶイ
、ル制御卸部ＣＨｎ内で先頭に１つの標識ビットが追加
され、合計３７ビツトとなる。標識ビットは、場合によ
っては、たとえばブロックエンド標識などとして入出力
部Ｉ ０１）の受入れプログラムの中断と結びつけられ
ており、対応する情報りが受信側でス）！Ｊ−ミンク過
程に組入れられてはならないことを指示する。 このｉ／ステムにおいてデータ伝送路に送信バッファ５
−ＰＵＦまたは受信バッファＥ−ＰＵＰを挿入すること
はその際特に重要である。なせならば、送信または・受
信バッファは５」算機への結合□、Ｗ累としてｇ１弾機
Ｉ６よび伝送システムの相い異なる制御条件、すなわち
伝送チャノ、ルが連続的に作動するのに対して、８１算
機は多数の役割を果さなければならないため間欠的にし
かデータ伝送のために用いられず、データは個々にでは
なく大抵はいわゆるストリーミングの形態で送出または
１子出しをされるという相違点を考慮に入れたバッファ
リングを可能にするからである。すなわち、それぞれ所
与の数のデータ語が相い続く動作サイクルの間に連続的
に、従ってまた伝送チャノ・ルＵ Ｅ −Ｋの伝送速度
よりも高い伝送速度で再伝達さＡする。 この“ことは一方では同期化の際の時ｉｊ、ｊＥ問題を
回避するためヂャネル）１．■Ｉｌ１部ＣＨｎを弁して
のこのベツノフ′メモリと人出力部Ｉ ＯＰとの密１１
１′曲結を必要とし、他方では十分なメモリ容量を必要
とする。 そのためにしはしは１４１いられる交互バッファ（父互
に充満状、１ルにされかつ′Ｔ白伏嘘にさ」するバラノ
ア）は−３くの場合にたとえば「街路のグＬ１ツク長さ
への結びつきのため、また切換に伴う問題のため、必ず
しも通していない。それよりも、固定された父互の書込
みｔｄよび読出しす・ｒクルを有し十分な答πを有する
個別バッファのほうがＴＴ ｆｌｌであり、この場合の
バラノア容量は同期側１ｊＩＩ部ど結ひつけられて、他
の場合に必要とされる容量よ１〕も小さく選定されてい
てよい。なせならば１人力が行なわれている曲に出力も
行な１）れ、バッファメモリはソースデータ速度と処理
データ速度との間の差により必要とされる容量を持って
いれば十分であるからである。さらに、追加的に受入れ
るべき制、１１１１および管理情報により自害な影響を
受ける可能性が少ない。 このようなバッファメモリとして構成された受信バッフ
ァｊＣ〜ＰＩＦのノロツク回路図が第１８図に示さ７１
ｔでいる。受信バッファＥ； −Ｐ ［Ｊ Ｉｉ”の個
々のノモソセタションＪないし２ｎは、書込みのために
は、ストａ−ブパルスＳ Ｔ Ｒ’ ｉ二より形成され
た男込みクロックＳＴを介して制御される書込みアドレ
スカウンタ５ＡＤ−Ｚおよびそのイ（に接続されている
書込みアドレスレジスタ５ＡＤ−Ｒを介してアクセスさ
れ、また読出しのためには。 システムクロックｆ１のクロックパルス（二」ニリ形成
された読出ＬクロックＬＴを介して制御される読出しア
ドレスカウンタＬＡＤ−Ｚおよびその後に接続されてい
る読１９釧、アドレスンジスタＬＡＤ−Ｒを介してアク
セスされる。その際、范てん制御部Ｆ −Ｓ Ｔがそれ
自体は公知の仕］ｊで潜込みアドレスＳＡＤおよびシ売
出しアドレスＬ Ａ、 Ｄを用いて差形成によりバツノ
アメモジの充てん状態を監視し、その結果から接続され
ているチーｖイ曽し制御部Ｃ’ｌ（ｎ に対して必要と
される制１ｉＨＩ信号を導き出す。その際、゛バッファ
空白′°を示す５ＡＪ）−ＬＡＤ−〇のときには制碗信
号ＰＵＦ−ｏが、゛バッノＪ”／＋ｎ杯′″を示す５Ａ
Ｄ−ＬＡＤ＝２ｎの、！Ｊには制御信号ＰＵＦ＝２ｎが
、また゛ノー・ストリーミング°′を示ＴＳＡＤ−ＬＡ
Ｄ＜１）ＡＤｃ７）ときｉ：１は制御１１号６Ｔ＋ｔａ
ＡＭＪｇＮが発せられる。 さらに、記憶されたデータ語１） Ａ Ｔは、ストリー
ミング過程でデータ語が組入れられてはならないことが
標識ビットによりマークされているが否かを監視されな
ければならない。この監視はストリーミング過程が開始
する可能性のある特恵に先行して行なわれなければなら
ない。そのために追加メモリｚ−ｓｐが設けられており
、そのなかに書込むべきデータ語の標識ピッ）Ｍが追加
的にそれぞれ実際の書込みアドレス５ＡＴ）のもとに書
込まれる。それに対して読出しは、Ｉストリーミング・
ユニットに相当する距離アドレスＤ Ａ Ｊ）だけ実際
の読出しアドレスよりも進んでいる。涜出しアドレスＬ
Ａｌ）−Ｖにより行なゎＪする。この続出しアトレア、
Ｌ Ａ Ｄ −’Ｖは読出しアドレスレジスタＬ Ａ
ｌ） −Ｒ内に含まれている読出しアドレスと距離ア
ドレスＤＡＤとから加”Ａ １．’ｊｒ４ Ａ Ｄ Ｄ
により形成される。こうしてそれぞれ先行して読出され
る標識ピノ） ｉＶＩ Ｖが涜出しの際に、標識ピッ）
Ｍが受信バッファＥ ＝ Ｐ Ｕ ｆＩ″の出力端に現
わＪする以ＡＵにまさに進ｊｊ中のストリーミング過程
がいがなる場ル、にも冗了され得るように常に適時に現
われる。 先行して読出さオ］、乙各標識ピッ）ＭＶにより充てん
別霜１部１” −Ｓ Ｔ内で、１）ＡＤに相当する数の
受信バッーノアＩ；ニーＰＵＦの読出し過程を含んでい
るカウント過（“ｉがトリガされる。このカウントｊ尚
程が終了したときに初め゛Ｃ，ストリーミング禁ｄ二信
号Ｓ Ｔ、ｌ（、ＥＡＭＥＮが内びリセットされ乙。１
つの可能なスト！Ｊ−４ング期間内に複数眩の標識ビッ
トが生じ得るので、先行して読出される各１聖職ビット
においてカウント過程が新た＋＝８）］始さ７する。 カウント過程はそれ自体は公知の仕方で、先行して読出
される各標識ピッ） ｉＷ Ｖにより予め１投定さＡｔ
かつ受信バッファＥ−ＰＵＦの各読出し過程（二より１
ステップずつダウンカウントされる適当Ｙｘ Ｊ−設定
６Ｊ能なカウンタにより制御され得ろ。カウンタが零位
にないかぎり、ストリーミング禁止信号ｓ’ｒＲｇＡＭ
＋Ｄ〜が現われる。 他方においてバッファ充てんＳ Ａ ’Ｄ −Ｌ’ Ａ
Ｄ ＜Ｉ）ＡＤに相当するｐｕ＋、ｒ＜ＤＡｒ＋では
いずれにせよストリーミング過程は開始し得す、また４
１１方において予読出しは障害なしの続出しの際に誤り
に通じ得るので、この局舎にはｓｈピッ）Ｍはアントゲ
−） ［Ｊ ５０を介して直接にカウント過程のトリＨ
に通じ、また追加メモリＺ−８Ｐの先１１続出しはアン
トゲ−）［Ｊ５１を介して阻止される。 チＶネル制１ｆ１１部ＣＨｎ の後に続く受信側に対し
てはその際先ず第一に制御信号ＰＵピーＯおよびＳＴＲ
ＥＡＭＦ、”１寸が重要であるので、データ語ＤＡＴ；
下においてＳＴＲＥＡＭｇ’Ｎにより取出され得る。 バッファを送１言バッファ５−ＰＵＦとして使用する際
には、データの流れと反対の方向に破線で示されている
ように、オーバーフローするバッファにおいて差し当た
りもはや送られてはならないことを指示する制御信号Ｐ
ＵＦ＝２”とストリーミング法で送られてよいか否かを
指示する制御（８号５ＴＲＥＡＩＩＮとがチャイ、ル制
御部Ｃｌ−Ｉｎ の送信側に対して先ず第一に重要であ
る。この場合、信号ＳＴＲＥＡＭＩＤＮは、まさになお
１つのストリーミング・パケットに対して十分な１つの
メモリ範囲が自由であるとき、すなわち５ＡＤ−ＬＡＤ
＝ＤＡＤであるときにトリガされるので−ＰＵＦ−２ｎ
においてＳＴＩ（ＥＡＭＥＮによりストリーミング法で
、ＰＵＦ−２°（二おいてＳＴ［ｉｌ：ＡＭＦＥＮ＋二
より辛うじて個別ステップ法で、またＰＵＦ＝２ｎにお
いてデータ語がもはや供給さり、ではならない。 この場合、書込みクロックＳＴは一緒に供給されるスト
ローブ信号ＳＴＲにより、また読出しクロッ“りＬＴは
伝送システムのタイミングパターンｆ２のクロックパル
スにより形成される。さらに。 第１８図に示されている追加メモ！Ｊ Ｚ −Ｓ Ｐは
。 標識ピッ）Ｍの先行読出しのための対応する制御部を含
めて、省略され得る。 全体として１本発明による伝送装置は２つの計算國の連
結に非常に有効に組人ｉｔ、られ得る。
えばＡｌ３Ｏ３をも形成するように、置換する必要があ
る。 入力側に対応づけられている同期化回路５ＹＮＩは、既
に第２図に関連して言及したように、バッフＩメモリＰ
ＵＦ内のレジスタＲＯＹ（いしＲ３の少なくとも１つの
自由状態から導き出された＋ｌ１ｉＩ ｉ印信号ｓｔに
ｊ；り制御卸される。そのために、占有論理要素ＢＥＥ
、ＯないしＢＥＬ３のセット出力信号から反転入力端を
【ｊするオフ’）’−ト０２ｆ７介して郁ηＳｔ′が得
ら１１７、この何句が既に捕獲された制に１１１信号ｓ
ｔ として同期化フリップフロップ５ＹＮ−ＦＦに作用
し、この回期化フリップフロップは他のシステムクロッ
クｆ１のりｑツクパルスによりクロックされて、１１段
に接続されているアンドケートＵ５を介して第６図と同
様にシステム５ＹＳＴＩに同期化された呼出し信号ｆＪ
′を供給する。 その際にいまの場ｔキには４つのメモリセクノヨンにＨ
ｊｌｌ限されたバッファメモリの２ノモリ答１．ｆで１
１４１に合わせられるように、既に第２図および第３図
に関連して簡単に示したように、制品印信号ｓｔ’の後
縁が違延せずに有効になることが刊１１１１されている
。すなわち、パックアメモリＰＵＦが満杯になりかつ制
御卸信旨ｓｔ’が零になると直ちに、反転されたグイ１
ツト入力端Ｒを弁して同期化フリップフロップ５ＹＮ−
ＦＦが瞬間的にリセットさ、比るので、１１１び１つの
要求パルスｆ＋’が同１υ１化回路５ＹＮＩの出力端に
現われるためには、ヅステムクロソクｆ１の２一つのク
ロックパルスが・区り２である。これについては後でま
たパルス図により説明する。 特に、データを受ける側のシステム５ＹＳＴ２が連続的
なデータの流れを１ｊ゛するデータ伝送システムにより
形成されている場合、データ語の数が十分でない際に光
−Ｃん語の挿入によりデータの流れを維持ｆるため、出
力論理要素ＡＵＳＯないしＡ、ＵＳ３のセット出力信号
゛から反転入力端１：を負するアントゲ−）Ｕ６を介し
て信号ＦＷが得られ、この信号にシ（いてデータ語が一
特記障されておらずかっ送出が必要とされるときに充て
ん語の挿入が行なわれる。 さらに、必要な場合には、アン上゛ゲートＵ ３０ない
しくＪ ３３の出力幅：から１つのオアゲートを介しＣ
１または破線で示さオｔでいるように同Ｊｕｌ化）リッ
プフロップ５ＹＮＯないし５ＹＮ３の出力端およびその
隆に接続されておりシステムクロックｆ２のクロックパ
ルスによりそのつど短時間だけレリーズされるアンドゲ
ートＵ７から、人力ストローブ信号Ｓ Ｔ Ｒに相当す
る１つの出力ストローブ［δ号Ｓ Ｔ Ｒ’が導き出さ
れる。 第１４図は第１３図による回路の作動の仕）ｊを説明す
るためのパルス図であり、第４図にならってストローブ
パルスＳＴＲがタイミングパターンｆＪ内のクロックパ
ルスおよび同期化された要求パルスｆｌ’よりもそれぞ
れｊ周期ｔ】の】／２だけ遅れていると仮定されている
。到来するストローブパルスＳＴＲにより個々の始動フ
リップフロップ５０１（いしＳ３がサイクリックに次々
と有効になり、その後段にそれぞれ接続されている人力
論理′堤素ＥＩＮＯないしＩＣ丁Ｎ３をセラ１し、これ
らの入力論理要素はアントゲ−） Ｕ ２０ ｙｚいし
’［Ｊ３０を介してサイクリックに同期化フリップフロ
ップ５ＹＮｏないし５ＹＮ３ を始動させる。これらの
同期化フリップフロップにより１周期ｔ２の遅延後にそ
れぞれ出力論理要素Ａ Ｕ Ｓ ＯないしＡＵＳ ３が
１周期ｔ２の継続時間にわたってセットされ、それらが
読出し信号ＬＳによる１つのデータ語ＤＡＴの再伝達の
継続時間を−７−り丈る。これらのパルス列の下側に、
相い続くデータ語ＡないしＫによる個々のレジスタＲＯ
ないしＲ３の占有状態が示されている。ＬＳにより各デ
ータ語ＤＡＴの再伝達周期が示されており、また占有さ
れていない時間帯はハツチングを施して示されている。 データ語ＤＡＴの各りはその後直ちにレジスタＲＯない
しＲ３の１つに受入れられる。再伝達周期（ＬＳ）は中
断なしに相い続くので、バッファ出力端には連続的なデ
ータの流れが与えられており、作動に関与するフリップ
フロップが信号オーバーラツプにより不安定状態を生じ
−Ｃデータを表出するおそれはない。同時に、バッファ
メモリＰＵｌｉ”の入力端におけるデータ１希れ、叱度
が出力側における般大の４−夕？Ａｒ、れ速度に１゛目
りノ的に・薗１，０：する。後右は同期化回路５ＹＮ１
の範囲内で占有論理要素ＢＥＬＯｒＪいしＢＥＬ３ の
反転さｔｔた出力借りにより行なわれ、それらの論理状
態がレジスフ行ＲＯＴ（いしＲ３の下側に示されている
。 すべての占有倫理要素ＢＥＬＯないしＢＥＬ３ がセッ
トされていン１い限り、バックＩ内にまだ１つのデータ
語を受入れるための場所が存在１−でおり。 制御信号ｓｔ’が自由状態を指示し、その結果同期化フ
リップフロップＳ Ｙ Ｎ −Ｆ Ｆのセラ） ？＆に
クイミングパＱ−ンｆ１内の各クロックパルスが］つの
要求パルスｆｌ’になる。しかし、すべてのレジスタが
たとえばデータ語呂の伝達に狂ったとい短時間であって
も占有されていれば、同ル」化フリップフロッグ５ＹＮ
−ＦＦは瞬間的にリセットされ、従ってデータを授ける
側のシステムの々イミングバ々−ンｆ１内の次回のクロ
ックパルスはたとえば時点ＸおよびＹに破線で示されて
いるように要求パルスの生起に通じない。なぜならば、
要求パルスの生ト己のためには、同期化フリップフロッ
プＳＹＮ −Ｆ ｌ”が再びセ・ソトされな（すれ１・
ま）ｌらｔＩいからである。その結宋、その後に開始す
るクロック周期１．内にはストローブパルスが続き得な
い。従って、流入するデータの流れに、最七行にそれぞ
ｈＩ Ｑのゾにより伯されている子−９語ギャップが生
ずる。こうして、パックアメモリは決してオーバーフロ
ーし得ない。。、４ 第１５図には、費用が比較的少なくてすむパックアメモ
リの実施例として、両回期化回路５ＹＮＩおよび５ＹＮ
２ど一緒に制御部Ｐ−８Ｔを有するバッファメモリＰＵ
Ｆが示されているこのパックアメモリは同じく４つの１
円別しジスｑ ｐ、 ｏ ｒ（いしＲ３を有するが、こ
れらの個別レジスタ（二は、先の実施例と冗なり、７−
′−夕を授ける側のシステム５ＹＳＴ１から代納される
一データ語１）ＡＴが逆の順序で次々と必される。最初
の３つの個別レジスタＲ３７（いしＲ」は１つの非同期
動作のパ後追い（Ｎａｃｈｚｉｅｈ ）バッファ″を形
成しており、データ語１） Ａ Ｔはステップ状に次々
と短１、ｌｊ間の間に、まさに自由である閏別レジスタ
まで再伝達され乙。 直列回路の最終の個別レジスタＲＯは一データを受ける
側のｉ／ステム５ＹＳＴ２に対する同期レジスタとして
同期化回路５ＹＮ２と関係して作動する。 個々のデータ語ＤＡＴの受入れおよび再伝達は、先の実
施例と同じく、それぞれ−緒に供給されるストロ−ブイ
５号ＳＴＲを検出する制御部１） −Ｓ Ｔにより行な
われる。この制御部＋！ −Ｓ Ｔの内部で非同期動作
レジスタＲ１ないしＲ３の各々にたとえばＲＳフリップ
フロップの形四のチェック論理要素Ｋ −Ｆ Ｆ １な
いしに−ＦＦ３が対応づけられており、このチェック論
理要素は、対応する個ワ１リレジスタ内に１つのデータ
語が一時記憶されるときにセットされる。チェック論理
要素に−ＦＦＩないしＫ −Ｆ Ｆ ３の各セット入力
端の的にアンドゲートｕＪないしＵ３のＪっが接続され
ており、その反転第２信号入力端はそれぞれ対応するチ
ェック論理要素のセット出力端と遅延要素ＶＺＩＩない
しＶＺ３１の１つを介して接続されている。また、この
アントゲルトの出力端がら、対応するチェック論：ｌ′
ＴＩ！要素に−ＦＦ・・・に対するセット信号とならん
で、それぞれ遅延要素ＶＺ２２７ｊいしＶＺ４２の１つ
を介してそれぞれ前段のチェック倫理要素に−ＦＦ・・
・のリセット入力端に与えられるリセット信号が取出さ
れる。こうして３つのチェック論理要素に−ＦＦＩない
しに−ＦＦ３は−Ｊつのストａ−ブパルスＳＴＲにより
次々とセットされかつ対応レジスタ内に一特記［、へさ
れたデータ語）再伝達によ（ルとれぞれ再びリセットさ
れる１つの直列回路を形成している。レジスタに対する
受入れクロックＯＴはそれぞｈ対応するチェック倫理要
素に−ＦＦ・・・に対するレット信号と同一である。 この直列回路の第１のアンドゲートＵ３の前に、常に必
要なわけではないが安全上の理由がら、もう１つのＲＳ
フリップノロツブが捕獲）υツプノロッグＦＦ−ＦＡと
して接続されており、この捕獲フリッププロップはアン
トゲ−）Ｕ３の出力端に接続されている遅延要素ＶＺ４
２とリセットを咀市するためのアンド２− ） Ｕ ＝
１とを介し−Ｃ１八カストローブパルスＳＴＲがまだ有
効である限りは、リセットさｉｔ得る。 すべてのチェック論理要素に−ＩＦ’Ｆ１ｒ、（いしに
−ＦＦ３および入力フリッププロップＦ Ａ −Ｆ Ｆ
のセット出力からオアグー）０１を介して出力信−号ｄ
ｖ’が得られる。この出力信号は、−特記障されたデー
タの存在を指示１−る既に捕獲された制御１ｌｌｌ （
ｒｒ −”ｉ ”に相当し、同期化回路ＳＹＮ ２によ
りデータを受ける１則のシステム５ＹＳＴ２のタイミン
グパターンｆ２に同期化されて同期レジスタＲＯに対す
る受入れクロックＵＴとしての信号ｗｌの生↓ψに１貞
する。 同期１ヒ回路Ｓ■寸２は、いまの場合−単に同期化フリ
ップフロップ５ＹＮ−ＦＦ ］およびその後に接続され
ているアンドグー）Ｕ５から成っている。 なぜならば、前段に接続されているＲＳフリップフロッ
プが既に捕獲クリップフロップの機能を満足１９、かつ
遅延時間ｔＳＹＮ２はいまの場合にも１月期ｔ２に等し
いからである。オアケート（月は、特に同期化時間がも
っと長い場合に、データの流れにギャップを生ずること
すく、一時制１へされたデータ語がデータを受ける側の
システムのタイミングパターンｆ２で連続的に再伝達さ
れ得ることを保証する。なせならば、直列回路の最終の
非同期レジレジスタＲＪ内で全同期化時間を待っている
からである。同期化フリッププロップ５ＹＮ−Ｆ’ＦＩ
と直列にもう１つの同期化ソリツブノロツブ５ＹＮ−Ｆ
Ｆ２が接ｉ５＊されており、後者は同じく再伝達タイミ
ングパターンｆ２のクロックパルスの後僅によりクロッ
クされて、１つのデータ語が再伝達のために到着してい
るか否かを指示する。これは。 いくつかのｉ＋Ｚ、用例において、再伝達すべきデータ
語が欠落している際に信号Ｉｉ”Ｗに基づいて充てん語
をデータストリーム内に挿入するのに利用され得る。さ
らに、必要であれば、両伝達信号ｗｌから入力ストロー
ブ信号ＳＴＲに相当する出力ストローブ信号Ｓ Ｔ Ｒ
’が導き出され得る。 バッファメモｙの入力側の同期化回路５ＹＮＪを＋１ｉ
ｌｌ １ｆｊｌするための制ｔ：ｌｉｌ ＋、″；弓ｓ
ｔは１４’！ Ｉ ３図による実）＠ ｌｊ’ｌｌの場
合と１．１′１１ｕの仕方でバッファメモリＰ、ＵＰの
占ｒ１−状１．煤からりき出されるが、いまの場合には
従続回路の第１のチェック論理要素Ｋ −Ｆ ｌｒ ３
のセット状Ｑ１３のみが支配的であり、その七ット出力
１１弓が反転されて、既に捕獲された：ｌ；ＩＩ ｉ：
ＤＩ信５−シｓｔ′とじて同期化回路５ＹＮＩの同期化
ノリノブプロップ５ＹＮ−ＦＦ３を制御する。対応する
レジスタＲ３の単なる通過が同期化フリップフロップ５
ＹＮ−ｐｐ３ をリセットするのを防止するため、」
二記セット出力信号をさらに遅延要素ＶＺ３１およびＶ
Ｚ ５により遅延させかつ反転することによっても制御
信号ｓｔ’が得られている。すなわち、遅延なしのセッ
ト出力信号とならんで遅延後のセット出力１シ吋がオア
シ’ −） ｆＪ ２の反転入力端に力えられ、その出
力端から制ｎＱＩ信号ｓｔ’が得られている。 遅延時間は、遅延なしの信号が再び消滅するときに初め
て遅延後の（；ｒ号が有効になり、それによって遅延な
しの信号の雇時１間中断を所与の時間にわたーって遅延
後の信号により橋渡しするように選定されている。この
所与の時間の、経過で変に遅延なしの信号の中＋＋１が
才だ終了していないどきに初めて。 同期化フリップフロップ５ＹＮ−ｉｉ’Ｆ３がリセット
さａる。それによって、正常なデータｉＡｔ人制ｊ４］
が行なわれ得る。 第１６図には、第１５図の回路におけるパルス図１ｉ”
ｔＬ １４図と類似の構成で示されている。レジスタＲ
３ないしＲ１のいずれも占有されていなければ、到来す
るストローブパルスＳＴｉ′％は次々と捕獲フリップフ
ロップＦＡ−ＦＦおよびその後に続くチェック論理要素
に−ＦＦ３ないしに−ＦＦ１をセットする。同様に、供
給されたデータ語ＤＡＴ、たとえばＡ、は次々とレジス
タＲ３：ｔ６ Ｊ二びＲ２を経てレジスタＲｊ内にステ
ップ状に再伝達され、そこで先ず、ロックインおよび部
分時間Ｌ８ＹＮ２の経過後に最終のレジスタＲＯｒ７月
二丙伝達のために受入れられるまで、記憶された状態に
とどまる。 後段′のレジスタへのデータ語１） Ａ ’ｒの再伝達
により、対応する手ニック論理要素、たとえばに−ＦＦ
３およびに−ＦＦｉは再びリセットされるので、自由な
後段のレジスタではチェック論理要素はそれぞれ短時間
しかセットされていない、複数の相い続くデータ語、た
とえばＡＪｒいしＥ、ではチェック論理要素は次々と一
層長く持続するセット状態に移行し、その結果、データ
語Ｅの伝達後に遅延要素ＶＺ ５を弁して遅延した出力
信号がイｊ効にＴ（るときチェック論理要素に−Ｆ’Ｆ
３はまだセットされているので、制御信号ｓｔ’は中断
され、またそれによって同期化フリッププロップＳ Ｙ
１’Ｊ −ＦＦ”３はリセットされる。その結果、第
１３図による実施例の場合のように１時点Ｘでの要求パ
ルスｆｌ’は抑制され、またそれによって進行中のダイ
ミングーリー・ｒタル内のストローブパルスＳＴＲは抑
制されろ。このことが第１６図の最り行に同じくｆによ
り示されている。 第１３図Ｊｄよび第１５図により説明した両実施例は、
第１図ないし第３図により説明した実施例と比較して、
同期化回路５ＹＮＩおよび５ＹＮ２ が少なくとも部分
的にバッファメモリＰＵＦの制御部）） −Ｓ ’ｒの
なかに集積されている点で、また第１３図による実施例
では第９図の装置に相当する同期化装置が多重に設けら
れている点で、また第１５図による実施例では直列に接
続されたチェック論理要素Ｋ −Ｆ ｌｊ・・・の形態
で＠］ １図の製置に相当する捕獲ノリツブフロップの
直列回路が用いられる点で特色を有する特別な場合であ
る。他方、同期化回路ＳＹｉ”ＪＪ 内の同期化フリ
ップフロップＳ Ｙ Ｎ−Ｆ １（”の瞬間的リセット
は満杯のバッファメモリにおいて自由なレジスタの留保
を阻止する。さもなけ１ｔば、制御信号ｓｔの１麦樟の
遅延の結果として自由なレジスタの留保が必要とされよ
う。この後縁の遅延はためらいなしにｊＩＩ（＜シ得る
。 なぜｙ、（らば、制御信号ｓｔ’の後縁は既にダイミン
グパターンｆｌと同期して生ずるｊ・らである。他方、
制御信号ｓｔ’のその一つど新たに同期化される前縁の
遅延は明らかである。なぜならば−ｔｓＹＮ１＝１．の
いまの１易合５次回・データ語、たどえばＦまたは１（
、が供給される土でに、最・も望ましくなイ場合にはク
ロック周勘１．の２陪までの時間が］（ｊωぎ去り得る
からである。しかし、この反応時間は支障を生じない、
、なぜならば、土だ十分なデータ語、うＺ−ＩＩ−１ｆ
、を己［１３されているの°で、バッファメモリの出力
幅：における曲続的なデータの流れが損われることはな
いからである。 第１７図には−たとえば米国特許第３，６８０，０５１
号明同書にならって、中央処理装置ＣＰＵ−主メモリｌ
■１ＶＩおよび人出力”り（ＩＯＰを有しデータを授け
る側のシステム５ＹＳＴＩを形成］−るｄ１痒機と、た
とえば」二記Ｓ１痒機と池の８１９機（図示せず）とを
連結するためシステム５ＹＳＴＩのシステムクロックｆ
ｌと無関係なシステムク［Ｉツクｆ２で作動しデータを
受ける側のシステム５ＹＳＴ２を形成する両方向伝送チ
ャネルＵＥ−にの送信および受信制御ユニットとがチャ
ネル制御部ＣＨｎ を介して接続されているシステムが
ブロック回路図で示されている。相い異するシステムク
ロックｆ１およびｆ２で非同期動作をする両ヅステノ・
間のインタフェースは、先に説明されまたここではＳ−
８ＹＮ−８Ｔおよびｌ’ニーＳＹＮ ＳＴとして示され
ている”Ｓ信および受信路用の装置である。チャノ・ル
制御部ＣＨｎ から供給されたデータ語１）ＡＴは一緒
に供給された制ｆ：ｌｌＩ信号に基づいて先ず送信バッ
ファＳ−Ｐ Ｕ Ｆ円に潜込まれ−そこから充てん語発
生回路ＦＶＪ−Ｇを打する同期化制御部Ｓ −５ＹＮ−
ＳＴを通して誤り検査発生回路５Ｉ−Ｇに与えられ、そ
こでこの時点までに伝送路内で用いられた各データ語１
〕ＡＴ内のパリティ検査ＰＡＲのかわりに２知の仕方で
ブロック検査なｉｉＪ能とするデータブロックが形成さ
れる。これらのデータブロックは文字ごとに送１言器Ｓ
ＥＮに与えられ、並列／直列変換の後にたとえば光搬送
波で変調されて伝送チャノ・ルＵＥ−Ｋを経て送りｊＪ
３される。 逆に、伝送プーヤネルＵ Ｅ −Ｋを経て到来し受信器
ＥＭＰ内で少調された文字は直列／並列変換の後に誤り
検査回路Ｓ’Ｉ−Ｋに与えられ、そこからパリティ検査
ＰＡＲを有するデータ語が充てん語抑制回路ＦＷ−Ｕを
経て同期化制御部Ｅ−８ＹＮ−Ｓ Ｉｌｌへ再伝達され
る。そこからデータ語１）ＡＴは計ｑ機システム５ＹＳ
Ｔ１のシステムクロックｆ１と同期して受信バッファＥ
−ＰＵＦに与えられ、そこからチャネル制御部ＣＩ（ｎ
がデータ語Ｄ Ａ Ｔを必要に応じて呼出して、マイク
ロプロセッサで制御される入出力部ｉ０Ｐに与えるっ 個々の装置の１１］を伝送されるｆ−９語ＤＡＴのフォ
ーマットは第１７図の左側部５）に示さ第１．でいる。 データ語はたとえば３６ビツト幅で供給され。 そのうち３２ビツトは本来の情報りを含んでおり。 ４ビツトはパリティ検査ＰＡＲに用いられている。 並列に一緒に供給さ（する制御情報に乱づいてチーＶイ
、ル制御卸部ＣＨｎ内で先頭に１つの標識ビットが追加
され、合計３７ビツトとなる。標識ビットは、場合によ
っては、たとえばブロックエンド標識などとして入出力
部Ｉ ０１）の受入れプログラムの中断と結びつけられ
ており、対応する情報りが受信側でス）！Ｊ−ミンク過
程に組入れられてはならないことを指示する。 このｉ／ステムにおいてデータ伝送路に送信バッファ５
−ＰＵＦまたは受信バッファＥ−ＰＵＰを挿入すること
はその際特に重要である。なせならば、送信または・受
信バッファは５」算機への結合□、Ｗ累としてｇ１弾機
Ｉ６よび伝送システムの相い異なる制御条件、すなわち
伝送チャノ、ルが連続的に作動するのに対して、８１算
機は多数の役割を果さなければならないため間欠的にし
かデータ伝送のために用いられず、データは個々にでは
なく大抵はいわゆるストリーミングの形態で送出または
１子出しをされるという相違点を考慮に入れたバッファ
リングを可能にするからである。すなわち、それぞれ所
与の数のデータ語が相い続く動作サイクルの間に連続的
に、従ってまた伝送チャノ・ルＵ Ｅ −Ｋの伝送速度
よりも高い伝送速度で再伝達さＡする。 この“ことは一方では同期化の際の時ｉｊ、ｊＥ問題を
回避するためヂャネル）１．■Ｉｌ１部ＣＨｎを弁して
のこのベツノフ′メモリと人出力部Ｉ ＯＰとの密１１
１′曲結を必要とし、他方では十分なメモリ容量を必要
とする。 そのためにしはしは１４１いられる交互バッファ（父互
に充満状、１ルにされかつ′Ｔ白伏嘘にさ」するバラノ
ア）は−３くの場合にたとえば「街路のグＬ１ツク長さ
への結びつきのため、また切換に伴う問題のため、必ず
しも通していない。それよりも、固定された父互の書込
みｔｄよび読出しす・ｒクルを有し十分な答πを有する
個別バッファのほうがＴＴ ｆｌｌであり、この場合の
バラノア容量は同期側１ｊＩＩ部ど結ひつけられて、他
の場合に必要とされる容量よ１〕も小さく選定されてい
てよい。なせならば１人力が行なわれている曲に出力も
行な１）れ、バッファメモリはソースデータ速度と処理
データ速度との間の差により必要とされる容量を持って
いれば十分であるからである。さらに、追加的に受入れ
るべき制、１１１１および管理情報により自害な影響を
受ける可能性が少ない。 このようなバッファメモリとして構成された受信バッフ
ァｊＣ〜ＰＩＦのノロツク回路図が第１８図に示さ７１
ｔでいる。受信バッファＥ； −Ｐ ［Ｊ Ｉｉ”の個
々のノモソセタションＪないし２ｎは、書込みのために
は、ストａ−ブパルスＳ Ｔ Ｒ’ ｉ二より形成され
た男込みクロックＳＴを介して制御される書込みアドレ
スカウンタ５ＡＤ−Ｚおよびそのイ（に接続されている
書込みアドレスレジスタ５ＡＤ−Ｒを介してアクセスさ
れ、また読出しのためには。 システムクロックｆ１のクロックパルス（二」ニリ形成
された読出ＬクロックＬＴを介して制御される読出しア
ドレスカウンタＬＡＤ−Ｚおよびその後に接続されてい
る読１９釧、アドレスンジスタＬＡＤ−Ｒを介してアク
セスされる。その際、范てん制御部Ｆ −Ｓ Ｔがそれ
自体は公知の仕］ｊで潜込みアドレスＳＡＤおよびシ売
出しアドレスＬ Ａ、 Ｄを用いて差形成によりバツノ
アメモジの充てん状態を監視し、その結果から接続され
ているチーｖイ曽し制御部Ｃ’ｌ（ｎ に対して必要と
される制１ｉＨＩ信号を導き出す。その際、゛バッファ
空白′°を示す５ＡＪ）−ＬＡＤ−〇のときには制碗信
号ＰＵＦ−ｏが、゛バッノＪ”／＋ｎ杯′″を示す５Ａ
Ｄ−ＬＡＤ＝２ｎの、！Ｊには制御信号ＰＵＦ＝２ｎが
、また゛ノー・ストリーミング°′を示ＴＳＡＤ−ＬＡ
Ｄ＜１）ＡＤｃ７）ときｉ：１は制御１１号６Ｔ＋ｔａ
ＡＭＪｇＮが発せられる。 さらに、記憶されたデータ語１） Ａ Ｔは、ストリー
ミング過程でデータ語が組入れられてはならないことが
標識ビットによりマークされているが否かを監視されな
ければならない。この監視はストリーミング過程が開始
する可能性のある特恵に先行して行なわれなければなら
ない。そのために追加メモリｚ−ｓｐが設けられており
、そのなかに書込むべきデータ語の標識ピッ）Ｍが追加
的にそれぞれ実際の書込みアドレス５ＡＴ）のもとに書
込まれる。それに対して読出しは、Ｉストリーミング・
ユニットに相当する距離アドレスＤ Ａ Ｊ）だけ実際
の読出しアドレスよりも進んでいる。涜出しアドレスＬ
Ａｌ）−Ｖにより行なゎＪする。この続出しアトレア、
Ｌ Ａ Ｄ −’Ｖは読出しアドレスレジスタＬ Ａ
ｌ） −Ｒ内に含まれている読出しアドレスと距離ア
ドレスＤＡＤとから加”Ａ １．’ｊｒ４ Ａ Ｄ Ｄ
により形成される。こうしてそれぞれ先行して読出され
る標識ピノ） ｉＶＩ Ｖが涜出しの際に、標識ピッ）
Ｍが受信バッファＥ ＝ Ｐ Ｕ ｆＩ″の出力端に現
わＪする以ＡＵにまさに進ｊｊ中のストリーミング過程
がいがなる場ル、にも冗了され得るように常に適時に現
われる。 先行して読出さオ］、乙各標識ピッ）ＭＶにより充てん
別霜１部１” −Ｓ Ｔ内で、１）ＡＤに相当する数の
受信バッーノアＩ；ニーＰＵＦの読出し過程を含んでい
るカウント過（“ｉがトリガされる。このカウントｊ尚
程が終了したときに初め゛Ｃ，ストリーミング禁ｄ二信
号Ｓ Ｔ、ｌ（、ＥＡＭＥＮが内びリセットされ乙。１
つの可能なスト！Ｊ−４ング期間内に複数眩の標識ビッ
トが生じ得るので、先行して読出される各１聖職ビット
においてカウント過程が新た＋＝８）］始さ７する。 カウント過程はそれ自体は公知の仕方で、先行して読出
される各標識ピッ） ｉＷ Ｖにより予め１投定さＡｔ
かつ受信バッファＥ−ＰＵＦの各読出し過程（二より１
ステップずつダウンカウントされる適当Ｙｘ Ｊ−設定
６Ｊ能なカウンタにより制御され得ろ。カウンタが零位
にないかぎり、ストリーミング禁止信号ｓ’ｒＲｇＡＭ
＋Ｄ〜が現われる。 他方においてバッファ充てんＳ Ａ ’Ｄ −Ｌ’ Ａ
Ｄ ＜Ｉ）ＡＤに相当するｐｕ＋、ｒ＜ＤＡｒ＋では
いずれにせよストリーミング過程は開始し得す、また４
１１方において予読出しは障害なしの続出しの際に誤り
に通じ得るので、この局舎にはｓｈピッ）Ｍはアントゲ
−） ［Ｊ ５０を介して直接にカウント過程のトリＨ
に通じ、また追加メモリＺ−８Ｐの先１１続出しはアン
トゲ−）［Ｊ５１を介して阻止される。 チＶネル制１ｆ１１部ＣＨｎ の後に続く受信側に対し
てはその際先ず第一に制御信号ＰＵピーＯおよびＳＴＲ
ＥＡＭＦ、”１寸が重要であるので、データ語ＤＡＴ；
下においてＳＴＲＥＡＭｇ’Ｎにより取出され得る。 バッファを送１言バッファ５−ＰＵＦとして使用する際
には、データの流れと反対の方向に破線で示されている
ように、オーバーフローするバッファにおいて差し当た
りもはや送られてはならないことを指示する制御信号Ｐ
ＵＦ＝２”とストリーミング法で送られてよいか否かを
指示する制御（８号５ＴＲＥＡＩＩＮとがチャイ、ル制
御部Ｃｌ−Ｉｎ の送信側に対して先ず第一に重要であ
る。この場合、信号ＳＴＲＥＡＭＩＤＮは、まさになお
１つのストリーミング・パケットに対して十分な１つの
メモリ範囲が自由であるとき、すなわち５ＡＤ−ＬＡＤ
＝ＤＡＤであるときにトリガされるので−ＰＵＦ−２ｎ
においてＳＴＩ（ＥＡＭＥＮによりストリーミング法で
、ＰＵＦ−２°（二おいてＳＴ［ｉｌ：ＡＭＦＥＮ＋二
より辛うじて個別ステップ法で、またＰＵＦ＝２ｎにお
いてデータ語がもはや供給さり、ではならない。 この場合、書込みクロックＳＴは一緒に供給されるスト
ローブ信号ＳＴＲにより、また読出しクロッ“りＬＴは
伝送システムのタイミングパターンｆ２のクロックパル
スにより形成される。さらに。 第１８図に示されている追加メモ！Ｊ Ｚ −Ｓ Ｐは
。 標識ピッ）Ｍの先行読出しのための対応する制御部を含
めて、省略され得る。 全体として１本発明による伝送装置は２つの計算國の連
結に非常に有効に組人ｉｔ、られ得る。
第１図は本発明の第１の実施例のブロック回路図。
第２図は本発明の第２の実施例のブし１ツク回路図。
第３図は本発明の弔３の実施例のブロック回路図。
第４図は両回期化回路による同期化の際の時間的関係を
説明するためのパルス図− 第５図はメモリセクションの最小数を導き出すためのバ
ッフアメセリ内のメモリセクションの占−自状態図、 第６図は同期化回路の第１の実施例のブロック回路図。 第７図は第６図の同期化回路におけるパルス状の同期化
すべき制御信号のパルス図。 第８図は：ｆ−１５図の同期化回路における交番持続信
号から成る同期化すべき制御信号のパルス図、第９図は
同期化回路の第２の実施例のブロック回路図、 第１Ｏ図は第９図の同期化回路におけるパルス図。 第１１図は同期化回路の第３の実施例のブロック回路図
− 第１２図は第１Ｉ図の同期化回路におけるパルス図。 第１３図はバッファメモリの第１の実施例のブロック回
路図− 第１４図は第１３図のバッフアメセリにおけるパルス図
、 第１５図はバッファメモリの第２の実施例のブロック回
路図、 第１６図は第１５図のバッフアメセリにおけるパルス図
、 第１７図はもう１一つのバックアメモリと結び−）けら
１１だ本発明によるデータ伝送装置を用いて自立形で７
７１算機のシステムクロックと胃なるノステムクしノッ
クを有する伝送システムにより２つの計算四を連結−す
るシステムのプロツノ回路図。 第１８図は第１７図の伝送、／ステムの受信側に追ＩＪ
［」されているバッファメモリのブロック回路図である
。 ＡＩ’）Ｉ）・・・ 加算器、 ＡＵ！Ｅ Ｏ−Ａ、Ｕ
Ｓ ３・・・出力論理要素＋ Ｂ ＩＤ Ｉ’、
Ｏ〜Ｉ３巳１．；う・・・占１’Ｔ論理要票、ｅ Ｈｌ
、・・・ チャネル制御部−ＣＰＵ・・・ 中央処理装
置（５ＹＳＴＩを形成）、 ＤＡＤ・・・ 距離アドレ
ス、 １）ＡＴ・・・データ語＊ＤＷ”’データ、ｄ
ｖ・−側副信号、 ＥＩｌ′ＶＪＯ〜Ｅ■］′ＩＪ３・
・・人力捕獲ツリ ノグノ・ｌ ７ノ・“＋、 ｉＤ
、４ Ｐ・・・受（２！−Ｅ−Ｐ［Ｊ’ｌｊ・・・エ
ラスティック・バックアメモリ（受信バッノァ）、 Ｅ
−Ｓ ＹＮ−Ｓ Ｔ・・・同期化のためのパックアメ
モリ（同期化制御部）、 ｆｌ・・・５ＹＳＴＩのシス
テムクロック（タイミングパターン１． ｆ２・・
・５ＹＳＴ２ のシステムクロック（タイミングパタ
ーン）、 ｆ＋’・・・ｌｘ ａクロック信号、
ＦＡ−ＦＦ、 ＦＡ、−ＦＦ１． ＦＡ−ＦＦ２・・・
捕獲ノリツブフロップ−ｆｒｅｉ・・・自由信号、 Ｆ
−８Ｔ・・・充てん制７ａ１部、 ＦＷ・・・制？１
１＋＋信号（充てん語挿入用）、 ＦＷ−Ｇ・・・充て
ん語発生回路、ＦＷ−Ｕ・・・充てん語抑制回路、
ＩＯＰ・・・入出力部、 Ｋ−ＦＦＪ〜に−ＦＦ３
・・・チェック論理要素−ＬＡＤ・・・実際の読出しア
ドレス、 ＬＡＩ）−Ｒ・・・読出しアドレスレジスタ
、 ＬＡＴ）−Ｚ・・・読出シアドレスカウンタ、
ＬＡ、Ｏ−Ｖ・・・高められたシ売出しアドレス、 Ｌ
Ｓ・・・読出し信号、 Ｍ・・・、標識ピッ）、 Ｍ
ｒｌｌ・・・七メモリ、 Ｍ＼ｒ・・・追加標識、 Ｏ
・・・オアケート、 ｐ−ｓＴ・・・制御曲部。 ＰＵＦ・・・バッファメモリ、 ＲＯ−Ｒ３・・・藺
シ；１」レジスタ（メモリセクション）、 ＳＯ〜Ｓ
３・・・フシツブフロップ、 ＳＡＤ・・・書込み
アドレス。 ５ＡＤ−Ｒ・・・潜込みアドレスレジスタ−５ＡＤ−Ｚ
・・−・書込みアドレスカウンタ＋ Ｓｆｉ：Ｎ・・
・送信器＋ ５Ｉ−Ｇ・・・誤り検査賭′１１回路、
５Ｉ−Ｋ・・・誤り検査１可路、 ５−ＰＵＦ
・・・エラスティック・バックアメモリ（送信バッファ
）−ｓｓ・・・シフト１言吋、 Ｓ−８ＹＮ−８Ｔ・・
・同期化のためのバッファメモリ（同期化制御部）−ｓ
ｔ・・・制（財）信号、 ＳＴＲ，ＳＴＲ’・・・ス
トローブ信号。 ＳＹｌ’Ｊ（１，５ＹＮＩ、５ＹＮ２・・・同期化回路
、 ５ＹＮ−ＦＦ・・・同期化フリップフロップ、
５ＹＳＴＩ・・・データを授ける側のシステム、
５ＹＳＴ２・・・ データを受ける側のシステム＋
１．．１２．、、周期。 ’５ＹＮＩ ｌ ｔＳＹＮ２１’遅延時間＋ ” ５
ＹＡＴＩ ｔｔ、５ＹＳＴ２・・・同期化時間、 Ｔ−
ＦＦ・・・分割回路（フリップノロツブｌ、 Ｕ・・
・アンドゲート。 Ｕｇ−Ｋ・・・伝送チャイ・ル、 ＵＴ・・・受入れク
ロック、 ｖＺ・・・遅延要素、 ｗｌ・・・ 伝送り
ロック信号、 ｚ −ｓ 、ｐ・・・追加メモリ。 ３２ ＦｊＧ４ ＦＩＧ５ ＩＧ ６ ＩＧ ７ ＦＩｏ ９ ＦＩｏ １１ １ ＦＩｏ １２
説明するためのパルス図− 第５図はメモリセクションの最小数を導き出すためのバ
ッフアメセリ内のメモリセクションの占−自状態図、 第６図は同期化回路の第１の実施例のブロック回路図。 第７図は第６図の同期化回路におけるパルス状の同期化
すべき制御信号のパルス図。 第８図は：ｆ−１５図の同期化回路における交番持続信
号から成る同期化すべき制御信号のパルス図、第９図は
同期化回路の第２の実施例のブロック回路図、 第１Ｏ図は第９図の同期化回路におけるパルス図。 第１１図は同期化回路の第３の実施例のブロック回路図
− 第１２図は第１Ｉ図の同期化回路におけるパルス図。 第１３図はバッファメモリの第１の実施例のブロック回
路図− 第１４図は第１３図のバッフアメセリにおけるパルス図
、 第１５図はバッファメモリの第２の実施例のブロック回
路図、 第１６図は第１５図のバッフアメセリにおけるパルス図
、 第１７図はもう１一つのバックアメモリと結び−）けら
１１だ本発明によるデータ伝送装置を用いて自立形で７
７１算機のシステムクロックと胃なるノステムクしノッ
クを有する伝送システムにより２つの計算四を連結−す
るシステムのプロツノ回路図。 第１８図は第１７図の伝送、／ステムの受信側に追ＩＪ
［」されているバッファメモリのブロック回路図である
。 ＡＩ’）Ｉ）・・・ 加算器、 ＡＵ！Ｅ Ｏ−Ａ、Ｕ
Ｓ ３・・・出力論理要素＋ Ｂ ＩＤ Ｉ’、
Ｏ〜Ｉ３巳１．；う・・・占１’Ｔ論理要票、ｅ Ｈｌ
、・・・ チャネル制御部−ＣＰＵ・・・ 中央処理装
置（５ＹＳＴＩを形成）、 ＤＡＤ・・・ 距離アドレ
ス、 １）ＡＴ・・・データ語＊ＤＷ”’データ、ｄ
ｖ・−側副信号、 ＥＩｌ′ＶＪＯ〜Ｅ■］′ＩＪ３・
・・人力捕獲ツリ ノグノ・ｌ ７ノ・“＋、 ｉＤ
、４ Ｐ・・・受（２！−Ｅ−Ｐ［Ｊ’ｌｊ・・・エ
ラスティック・バックアメモリ（受信バッノァ）、 Ｅ
−Ｓ ＹＮ−Ｓ Ｔ・・・同期化のためのパックアメ
モリ（同期化制御部）、 ｆｌ・・・５ＹＳＴＩのシス
テムクロック（タイミングパターン１． ｆ２・・
・５ＹＳＴ２ のシステムクロック（タイミングパタ
ーン）、 ｆ＋’・・・ｌｘ ａクロック信号、
ＦＡ−ＦＦ、 ＦＡ、−ＦＦ１． ＦＡ−ＦＦ２・・・
捕獲ノリツブフロップ−ｆｒｅｉ・・・自由信号、 Ｆ
−８Ｔ・・・充てん制７ａ１部、 ＦＷ・・・制？１
１＋＋信号（充てん語挿入用）、 ＦＷ−Ｇ・・・充て
ん語発生回路、ＦＷ−Ｕ・・・充てん語抑制回路、
ＩＯＰ・・・入出力部、 Ｋ−ＦＦＪ〜に−ＦＦ３
・・・チェック論理要素−ＬＡＤ・・・実際の読出しア
ドレス、 ＬＡＩ）−Ｒ・・・読出しアドレスレジスタ
、 ＬＡＴ）−Ｚ・・・読出シアドレスカウンタ、
ＬＡ、Ｏ−Ｖ・・・高められたシ売出しアドレス、 Ｌ
Ｓ・・・読出し信号、 Ｍ・・・、標識ピッ）、 Ｍ
ｒｌｌ・・・七メモリ、 Ｍ＼ｒ・・・追加標識、 Ｏ
・・・オアケート、 ｐ−ｓＴ・・・制御曲部。 ＰＵＦ・・・バッファメモリ、 ＲＯ−Ｒ３・・・藺
シ；１」レジスタ（メモリセクション）、 ＳＯ〜Ｓ
３・・・フシツブフロップ、 ＳＡＤ・・・書込み
アドレス。 ５ＡＤ−Ｒ・・・潜込みアドレスレジスタ−５ＡＤ−Ｚ
・・−・書込みアドレスカウンタ＋ Ｓｆｉ：Ｎ・・
・送信器＋ ５Ｉ−Ｇ・・・誤り検査賭′１１回路、
５Ｉ−Ｋ・・・誤り検査１可路、 ５−ＰＵＦ
・・・エラスティック・バックアメモリ（送信バッファ
）−ｓｓ・・・シフト１言吋、 Ｓ−８ＹＮ−８Ｔ・・
・同期化のためのバッファメモリ（同期化制御部）−ｓ
ｔ・・・制（財）信号、 ＳＴＲ，ＳＴＲ’・・・ス
トローブ信号。 ＳＹｌ’Ｊ（１，５ＹＮＩ、５ＹＮ２・・・同期化回路
、 ５ＹＮ−ＦＦ・・・同期化フリップフロップ、
５ＹＳＴＩ・・・データを授ける側のシステム、
５ＹＳＴ２・・・ データを受ける側のシステム＋
１．．１２．、、周期。 ’５ＹＮＩ ｌ ｔＳＹＮ２１’遅延時間＋ ” ５
ＹＡＴＩ ｔｔ、５ＹＳＴ２・・・同期化時間、 Ｔ−
ＦＦ・・・分割回路（フリップノロツブｌ、 Ｕ・・
・アンドゲート。 Ｕｇ−Ｋ・・・伝送チャイ・ル、 ＵＴ・・・受入れク
ロック、 ｖＺ・・・遅延要素、 ｗｌ・・・ 伝送り
ロック信号、 ｚ −ｓ 、ｐ・・・追加メモリ。 ３２ ＦｊＧ４ ＦＩＧ５ ＩＧ ６ ＩＧ ７ ＦＩｏ ９ ＦＩｏ １１ １ ＦＩｏ １２
Claims (1)
- 【特許請求の範囲】 】）２つの非同期制御されるデータ処理システム［５Ｙ
ＳＴ１および！ＩＩ；ＹＳＴ２３の間のデータ伝送を行
なうため、各１つのデータ語（ＤＡＴ）を−汐記憶する
ための複数のメモリセクションから構成された１つのバ
ッファメモ！Ｉ（ＰＵＦ〕と、２つの制御装置とを有し
２一方の１［１］御装置は入力制御装置としてデータを
授ける側のシステム（５ＹＳＴＪ ）のシステムクロッ
ク（ｆＪ）と同期してバッファメモリ（ＰＵＦＩの受入
れ用のメモリセクションへの各１つのデータ語（ＤＡＴ
）の伝達を制御し、また他方の制御装置は出力制御装置
としてデータを受ける側のシステム（５ＹＳＴ ２ ）
のシステムクロック（ｆ２）と同期してバッファメモリ
（ＰＵＦ）の出力用のメモリセクションからデータを受
ける側のシステム（５ＹｓＴ２ ）への各１つのデータ
語ＴＤＡＴ）の再伝達を制御ｆるように構成されたデー
タ伝送装置において、バラノアメモ！Ｊ（ＰＵＦ）が少
なくとも３つのメモリセクション（たとえば個別レジス
タＲＯないしＲ２）を有し、バッファメモリ（ＰＵＦ）
内に１つのデータ語ｔ ＤＡＴ）を受入れた後に１つの
相応の制御信号（ｄｖ）がそれ自体は公知の仕方でデー
タバスおよび制御パス内の論理的に確定不能な中間状態
を回避しつつデータを受ける側のシステム（ＳＹＳＴ２
）のタイミングパターン（ｆ２）に（ＳＹＮ２により）
同期化されかつそれにより遅延させられて（ｗ １によ
り）１つのデータ語（ＤＡＴ）の再伝達をトリガし、ま
た再伝達タイミングパターンと関係する］つの制御信号
ｆｓｔ）が入力端に対応づけられている同期化回路＋５
ＹＮＩ）に与えルれ、この制御信号（８ｔ）が同じくデ
ータバスおよび制御パス内の論理的に確定子ｉｊＪ能な
中間状態な回避しつ−）データな授ける側のシステム（
ＳＹＳＴＩ）のクイミングパターン（ｆｌ）に同期化さ
れ、かつそれにより遅りエさせられて（ｆｌ’ｉ二より
）１つのストローブ信号（ＳＴＲ）と−緒に１つのデー
タ語１ ］） Ａ Ｔ ）の１云達をトリガすることを
特徴とする２つの非同期１１ｉ’ｌ １ｆｌｌｌされる
データ処理システムの間のバッファメモリを用いるデー
タ伝送装置。 ２）入力側に対応づけられている同期化回路（ＳＹＮＩ
）に対する制御信号（ｓｔ）が＋ｔＧ伝達タイミングパ
ターンｆ ｆ２）の各クロックパルスと結びつけられて
トリガされることを特徴とする特許請求の範囲第Ｉ噴記
載の１−夕伝送装置。 ３）制御信号（ｓｔ）が再伝達タイミングパクーン（ｆ
２）の各クロックパルスに対してそれぞれ、出力側に対
応づけられている同期化回路（ＳＹＮ２）により条件づ
けられる遅延時間＋ ｔｓｙＮ２ ）だけ進んでいる
ことを特徴とする特許請求の範囲第２項記載のデータ伝
送装置。 ４） 遅延時間（ｔｓｙＮ２ ）が＋ｆｒ伝達伝達クイ
ミンクパターンロック周期（ｔ２ ）の整数倍に相当し
、また遅延時間（ｔｓＹＮ２ ）がタロツク周回（Ｌ２
）よりも大きい場合にはバッファメモリｆＰＩＪＦ）
内のメモリセクション（Ｒ・・・）の最小個数が、出力
側への連続的なデータの流れをｉｊ’Ｊ能にするため、
相応に高められていることを特徴とする特許詰５１〈の
範囲第３項記載のｆ−夕伝送装置。 ５）入力端に対応づけ「）れている同期化量１ｌ１８（
ＳＹＮＩ ）に対する制御和信号１ｓｔ）がバッファメ
モリ（ＰＵＦ）の′υなくとも１つの自由なメモリセク
ション（Ｒ・・・）の存在から導き出され（信号ｆｒｅ
ｉ ）、また同期化された制御信号がそのイ］効継続
中にグモするデータを授ける側のシステム（ＳＹＳ’ｌ
）のシイミングパターン（ｆｌ）のクロックパルスをデ
ータ語１１） Ａ Ｔ ＞の相い続く伝達に対′［る要
求信号としてレリーズすることを特徴とする特許請求の
範囲第１項ないし第４項のいずれかに記載の１−夕伝送
装置。 ６）自由イ言吋（ｆｒｅｉ）の前縁も後縁も人カイ則に
対応づけられている同期化回路（ＳＹＮＩ）により遅延
させられ、バッファメモリ（ＰＵＦ）のメモリセクショ
ン（Ｒ・・・）の最小個数が遅延させられた消滅時間中
になおも有効になるデータを授は５側のシステム（ＳＹ
ＳＴＩ）のクイミングパターン（ｆｌ）のクロックパル
スに応じてｎ個別レジスタだけ商められており、また自
由信号＋ｆｒｅｉ）がバッファメモリの少なくとも（ｎ
＋１）個別レジスタがＨおも自由であるときに限って発
生されることを特徴どする′トチ許請求の範囲第５項記
載のデータ伝送装置。 ７）自由信号（ｆｒｅｉ ）の前碌のみが入力側に対
応づけられている同期化回路（ＳＹＮＩ）により遅延さ
せられ、他方後縁は瞬間的に有効どなりまたデータを授
ける側のシステム （ＳＹＳＴＪ）のタイミングバク−
ｙ（ｆ＋）の後続のクロックパルスを要求借りとして抑
制することを特徴とする特Ｊ丁請求の範囲第５項記載の
データ伝送装置。 ８）直接に自由信号（ｆｒｅｉ）の消滅により入力側に
対応づけられている同期（ヒ回路（ＳＹＮＩ）が再ｆ云
達タイミングパターン（ｆ２）の各クロックパルスと結
びつけられて発せられる制ｆｉ！１１信号＋ｓｔ）に切
換えられることを特徴とする特許請求の範囲第５項と結
びつけられた特許請求の範囲第２項ない１７第４偵のい
ずれかに記載のデータ伝送装置。 ９） 出力側に対応づけられている１司期化回路（ＳＹ
Ｎ２）が、出力側・＼の連続的なデータの流れのために
必要なバッツァノｊす（ＰＵＦ）内のメモリセクション
（Ｒ・・・ ）の最小個数がデータ語Ｉ ＤＡＴ ）で
占有されているときに初めてその−っどレリーズされる
ことを特徴とする特許請求の範囲第２項ないし第４項の
し）ずれかにｌｉ＋、： １ｔ４のデータ伝送装置。 １０）同期化回路（ＳＹＮ＋および５ＹＮ２ ）が／υ
なくとも１つの捕獲フリップフロップＣＦ”Ａ−ＦＦ
）と少なくとも１つの復縁で制御される同期化フリップ
プロップ［５ＹＮ−ＦＦ）とから成り、捕獲フリップフ
ロップ（Ｆ’Ａ−ＦＦ）はＲＳフリップフロップとして
同期化工べき制御信号（ｓｔまたはｄｖ ）を捕獲１７
、また後に接続されている同期化フリップフロップ（Ｓ
ＹＮ−ＦＦ）は捕獲フリップフロップ（Ｆ’Ａ−ＦＦ）
の出力信号をそれぞれの同期化回路を司る同期化クロッ
ク（［１またはｆ２）により受入れまた同期化時間ｆ
ｔ ８ＹＮ １ｔりＬＬｔｓＹＮ２ ）だけ遅延させ
てアントゲ−） ［Ｕｌ ）を弁して伝送りロック信号
（ｆ１′または−ｖｌ）として再伝達゛することを特徴
とする特許請求の範囲第１項／Ｉいし第９項のいずれか
（二へ己載のダ穴居装置送装置直。 月）あまりに速く］目い続く・要求［５ｔ−ｆ２）に際
して要求抑制を回避−ｒるため、それぞれ１つの捕獲フ
リップフロップ（ＦＡ−ＦＦ １またはＦ、Ａ、−ＦＦ
２）および１つの同期化フリッププロップ（５ＹＮ−Ｆ
Ｆ １ または５ＹＮ−ＦＦ２ ）から成る少なくと
も２一つの同期（上ユニットがアントゲ−）（（Ｊ３１
または（Ｊ ３２ ）と共に設けられており、これらの
アンドゲートがサイクリックに次々と前段の制御論理要
素（たどえば後縁で制卸されるソリツブフロップＴ−Ｆ
Ｆ）を介して、到来する同期化すべき各制御信号（ｓｔ
）により有効状態に切（１１１えられることを特徴とす
る持＋ｊ′Ｆ Ｆｌ’ｌ求の範囲第１０項記載のデータ
（穴居装置。 ］２）あまりに速く相い続く要求（ｓｔ＝ｆ２）に際し
て要求抑制を回避するムニめ、それぞれ１つのアントゲ
−）（Ｕ２）を弁して直列に接続されたノυなくとも２
つの捕獲フリップノ「ｌツブ（ＦＡ−ＦＦＭおよびＦＡ
−ＦＦ２）が設けらコしており、直列回路の各アンドゲ
ート（Ｕ２）の第２の信号入力端が遅延要素（ＶＺりを
介して後［：ンの捕獲ノリツブフロップ＋ｐＡ−ＦＦＩ
）の出力により咀Ｊｌ可能であｌ）、また前段の捕獲フ
リツプフＬ７ツブ〔Ｆ、Ａ−ＦＦ２）が同じく遅延要素
（ＶＺ２）な弁して直列回路のアントゲ−）（Ｕ２）の
出力によりリセット可能であることを特徴とする特許請
求の範囲第１０項記岐のデータ伝送装置。 １３）同期化回路（５ＹＮＩ、５ＹＮ２）の捕獲フリッ
プノロツブ（ＦＡ−ＦＦ）が少なくとも部分的にへソフ
ァメモリ（Ｐ［ＪＦ’）の制御ｄｌｌ ：’＠Ｉ （Ｐ
−Ｓ ’Ｉ” ）の実情構成部分であることを特徴と
する特許請求の範囲第１Ｏ項ないし第１２項のいずれか
に記載のデータ伝送装置。 ステムＩ ５ＹＳＴＩ ）のデータ語（ＤＡＴ ）によ
りステップ状に次々と通】１φされるｊつの直列回路を
形成しており、それぞれ最終の個別レジスフ（ＲＯ）内
に一時記邊されたデータ語が１−りを受ける側のシステ
ム（ＳＹＳＴ２＞のシステムクロック（ｆ２）と同期し
てデータを受ける側のシステム（ＳＹＳＴ２）へ再伝達
され。 パラノアメモリ（Ｐ Ｕ Ｆ’ ］の出力端を形成する
直列回路の個別レジスフ（ＲＯ）を除いて各個別レジン
”（［（３ないしＲＪ）に各＋＋ｂ＋別レジスタ（Ｒ３
ないし１ｔ］）の占有状態を指示するだめのチェック論
理要素（Ｋ−Ｌｉ’ＦＩないしに−Ｆｌ”３）が対応づ
けしれており。 これらのチェック論＋Ｉｌｉ要素（Ｋ−ＦＦ１Ｙｘ、い
しに−ＦＦ３ ）が、セット入カケ１”Ａ： （Ｓ ）
を附Ｉトするためにそれぞれ前段に接Ｘ？されているア
ンドゲート（Ｕ２またはＴＪ ３または［Ｊ４）を弁し
て、同じく１つの直９１１回路？形成しておリ、各升」
−ツク論理用素（たどえばに−ＦＩｒＪ）のセット出力
端は対応するアンドゲート（たとえばｕｉ）の反転第２
信号入力端と接続されており、 それぞれ対Ｕみする個別し７ンスク（Ｒ３ｒ（いしｌ（
］）内に１つのデータ語を男−込むための受入れ・ブロ
ックＩ Ｕ ’ｒ ）とそれぞれ前段に接続されている
チェック論理要素（Ｋ−ＦＦＩおよびに−ＦＦ２）に対
するリセット信旨とがそれぞれ後段に接続されている直
列回路のアントゲ−）（Ｕ２ないしＵ４）の出力から導
き出され、それによって、到来するストローブ借り（Ｓ
ＴＲ）に関係してデータ語（１） 、Ａ Ｔ）が仄々と
ステップ状に個別レジスタから個別レジスタへと直ちに
バックアメモリ（ＰＵ、［ｊ）の出力端にそれぞれ最も
近い位置の自由な個別レジスタ（たとえばＲ１）に再伝
達され、バックアメモリ［ＰＵＦ）の出力１）ＩＭを１
［り成する個別レジスタ（ＲＯ）には、チェック論理要
素のかわりに、後段に接続されたアンドゲート（Ｕ５）
を有し後縁で制御面される同期化ノリツブプロップ（５
ＹＮ−ＦＦＩ ）が対応づけられＣおり、この同期化フ
リップフ１ｊノブが先頭のチェック回路要素（Ｋ−ＦＦ
３）に関１系してデータを受ける側のシステム（５ＹＳ
Ｔ２）のシステムクロッ７［ｆ２）のクロックパルスに
より切換動作を行ない、また後段に接続されているアン
ドゲート（Ｕ５）をレリーズして、同期化時間（ｔＳＹ
ＳＴ２ ）だけ遅延して行なわれる最終の個別レジスタ
（ＲＯ）に対する（データ語のＩＪ）伝達のための）受
入れり１コツク（行Ｔ）のトリガリングと先幀のチェッ
ク回路要素（Ｋ−ＦＦ３）のりセツティングとを７３７
能にｒる ことを特徴とする特許請求の範囲第１項ないし第１３項
のいずれかに記載のデータ伝送装置。 】５）同期化フリップフロップ（５ＹＮ−ＦＦ １）の
前にオアクー）（（１）が接続されており。 すべての存在するチェック論Ｊ］■要素（Ｋ−ＦＦ １
ないしに−ＦＦ”３ ）および入力捕獲フリップフロ
ップ（ＦＡ−Ｆ’Ｆ’）の出力端がオアクー）（ｒＪ］
）の各１つの信号式カケ、ｈ；と接続され′Ｃいること
を特徴とする特許請求の瞳囲第１５項記載のデータ伝送
装置。 １６）バッファメモリ（Ｐ［ＪＦ）：Ｄ個別レジスタ（
たとえば１（０すいしＲ３）が選択的にデータ語（Ｄ
Ａ、 Ｔ ）の書込み用および、涜出し用として作動可
能であり。 各個別レジスタ（たとえば１兄０）に、後段に接続され
たアンドゲート（たとえば１Ｊ１０）を有しストローブ
１．？号（ＳＴＲ）により後縁で制御されるフリップフ
ロップ（たとえばＳＯ）が対応づけられており、すべて
のフリップフロップ［３０ないしＳＳ）がそれぞ］を受
入れる個別レジスタ（Ｒ・・・ ）の識別のための１つ
のリングシフトレジスタを形成しており、またシフト信
号（ＳＳ）がそれぞれフリップフロップ（Ｓ０１（いし
ＳＳ）のセット状態とストローブ信号（ＳＴＲ）の存在
とに関係してアンドゲート（Ｕ ｌ Ｏｆ（いし【Ｊ１
３）のうちの１つの出力からｚ尊き出され、アンドゲー
ト（（ＪｌｏないしＴＪ ］ ３ ）の後にそれぞれ１
つのＲＳフリップフロップが人力捕獲ソリツブフロップ
（ＥＩＮ ＯないしＥＩＮ ３ ） としてバッファ
メモリ（ＰＵＦ）に対して存在づ−る続出しジ３ブの識
別のために接続されＣおり。 入力捕獲ソリツブプロップ（ＥＩＮＯないしＥＩＮ３１
の出力が直列に作・助する出力回路網（アンドゲートｉ
Ｊ ２０ないしＴＪ ２３ ）な介してその有効状態に
なる順序で個々に対応づけられている同期化回路（たと
えば５ＹＮＯ。 Ｕ ３０ ＋ ＡＵＳ ０ １を行動状態に切換え、
これらの同期化回路が必要な同期化時間（ｔ ５ＹＮ２
゛）の経過後にデータを受ける側のシステム（５ＹＳＴ
２）のシステムクロック（ｆ２）に関係して対応する個
別レジスタ（たとえばｉ（０）に対する読出し信号（Ｌ
Ｓ）とそれぞれ前段に接続されている捕獲フリップフロ
ップ（たとえばＥＩＮ Ｏ）に対するリセット信号とを
供給し、読出し信号（ＬＳ）は決定するシステムクロッ
ク（ｆ２）のｊつの全クロック周期（ｔ２ ）の継続時
間にわたり（ノリノブフロップＡＵＳＯｒ、ｒいしＡＵ
Ｓ ３により）保持される ことを特徴とする特許請求の範囲第１ ］−Ｊ’４ない
し第１３項のいずれかに記載のデータ伝送装置。 １７）各個別レジスタ（ＲＯないし１Ｒ３）にその占有
状！川を識別する追加的な双安定論理要素（ＲＳフリッ
プフロップＢＥＬＯｒ、ｃいしＢＥＬ３）が設けられて
おり、この双安定論理要素は対応する入力捕獲フリップ
フロップ（ＥＪＮＯないしＥＩＮ３ ）の応動により
セットされまた入力捕獲フリッププロップとは喝すり読
出し継続時間（’２）の終了時に初めて再びリセットさ
れ、また場合によっては必要とされバッファメモリ（Ｐ
ＵＦ’）内の少なくとも】つの個別レジスタ（Ｒ・・・
）の自由状態を識別する制御信号（ｓｔ）がオアゲート
（ｏ２）を介して占有状態を指示する論理要素（ＢＥＬ
ＯないしＢｇＬ３）ニア）信号出力端から導き出される
ことを特徴とする特許請求の範囲第１６項記載のデータ
伝送装置。 】８） データを受ける側のシステムを彰成するデー
タ伝送ヅステノ・の供給のために特に用いられるデータ
伝送装置であって。 バッファメモリ＋ｐｕＦ）の出力端における連続的なデ
ータのｌ丸れを保持するため、データ語（１） Ａ Ｔ
）の欠落の際に充てん語がデータ語のかわりにデータ
を受ける側のシステム（ＳＹＳＴ）に対するデータスト
リーム内に挿入され、また充てん飴の挿入に対する制御
信号（ＦＷ）がデータ語に対する送信局Ｎ８（ｔ２ ）
全開始する倫理要素（５Ｙ−Ｎ −ＦＦ ２ または
ＡＵＳＯｒｊいしＡＵＳ ３ ）の反転された信号から
直接に導き出されることを特徴とする特許請求の範囲第
１４項ないし第１７項のいｆれかに記載のデータ伝送装
置。 １つ）データを授ける側のシステムとしての計算１幾と
結びつけられて特に用いられるデータ云送装置であって
、 同期化のためのバックアメモリ（ＰＵＦ’）の前に互い
に無関係な入力側間部および出力別ｒ１１１１部を有す
るエラスティック・バッファメモ！Ｊ（Ｓ−ＰＵＦ）が
接続されており、その出力制御部が同期化のだめのバッ
ファメモリの制御部と関係していることを特徴とする特
許請求の範囲第１項ないし第１８項のいずれかに記載の
データ伝送装置。 ２０）２一つの計算機システムを、それらの間に接続さ
れており１つの伝送チーＶネルにより接続された送信装
置および受信装置を有しており両；ｆ弾１浅システムの
システムクロック（ｆｌ）と無関係なシステムクロック
（ｆ２）により作動する伝送システムによって連結する
ために特に用いられるデータ伝送装置であって。 送信側の送信製置（Ｓ Ｉ −Ｇ／Ｓ ＦＡＮ ）の前
にエラスティック・バッファメモリ（Ｓ−ＰＵＦ）と伝
送システムのシステムクロック（ｆ２）への同期化のた
めのバッファメモ！Ｉ（Ｓ ５ＹＮ−８Ｔ ）とが
直列に接続されており、それに対して対称的に受信側の
受信装置（ＥＭＰ／Ｓ Ｉ −Ｋ ）の後には接続され
ている計算機のシステムクロック（ｆｌ）への同期化の
ためのバックアメモリ（Ｅ−’ＳＹ’Ｎ−８Ｔ ）とエ
ラスティック・バックアメモリ（Ｅ−ＰＩＪＦ）とが］
頁列に接続されており、 充てん語と生起時点を同じくしない伝送タイミングパタ
、−ン（ｆ２）の各クロックパルスは同時にストローブ
信号（Ｓｒ１尤）とじて同期化の７にめのバラノアメモ
リ（ＩＤ−８ＹＮ−８Ｔ）内への到来データ語（ＤＡＴ
）０直接・受入れを行なわしめ、 このバラノアメモリ（Ｅ−８ＹＮ−６Ｔ）の出力側に対
応づけられている同期化回路ど結びっ（すられＣ１（穴
居システムのシステムクロック（ｆ２）と同期する制御
信号（ＳＴＲ’）が発生され、この制ｉｉｌ信号がそれ
ぞれ開始されたタイミングナイクル内に再伝達のφ備の
整ったデータ語（Ｄ Ａ Ｔ ）の受入れを強制する ことを特徴とする特許請求の範囲第１９項記載のデータ
伝送装置。 ２１〕 データを授ける側の計算機から供給さｉｔで
データを受ける側のＧ１算機におけるプログラムの進行
を中断させるデータＣＤＷ）がそれぞれ伝送すべきデー
タ語ＣＩ）Ａ Ｔ ）内の追加的な標識ピッ） ＣＭ）
によりマークされており、このようにしてマークされた
データ語が個、々に（１１伝達され、 受信側のエラスティック・バラノアメモリ（Ｅ −Ｐ
Ｕ Ｆ ）内に記憶されたデータ語（Ｄ Ａ Ｔ ）が
データを受ける側の旧算機にパケット状に再伝達される
のを防止するため、このようなパケット内でデータ語（
ＤＡＴ）の１つが追加的な標識ビット（１■）によりマ
ークされているときには、こうしてマークされたデータ
語をエラスティック・バッファメモリ（Ｅ−ＰＵ、ｔ’
）内に汎込む際にエラスティック・バラノアメモリ（Ｅ
−Ｐ Ｉ Ｆ ）の追加メモリ（Ｚ−・Ｓ 、Ｐ ）
内に同一の内込みアドレス（ＳＡＤ）のもとに追加（聖
職（１＼４・Ｊ）が記憶され、この追加メモリ（Ｚ−８
Ｐ）がエラスティック・バッファメモリ（Ｅ−ＰＵＦ）
に対するも続出し過程の際に、少なくとも１つのパケッ
トが記憶されているときにはパケット長さを示す距離ア
ドレス（１） Ａ Ｉ） ）だけエラスティック・ノく
ラフアメモリ（Ｅ−１’ＵＦ）に利する実際の読出しア
ドレス（Ｌ Ａ ｉ） ）にくらべて高めらｈている３
売出しアドレス（ＬＡＤ−Ｖ）により読出し制御され、
また読出された６追））Ｄ標識（ＩＶＩＶ）によりまた
はバッファメモリ（Ｅ −Ｐ Ｕ Ｆ ）内に書込まれ
た各（票識ビット（Ｍ）により、Ｊパケット未満が記憶
されているときＣＰＵＰ＜ＤＡＤ）には、距離アドレス
（ＤＡＤ）に相当する牧（たとえば８）のカウントステ
ップを自するカウント過程が開始され、各カウント過程
の進行中はエラスティック・バラノアメモリ（じ−ＰＩ
Ｆ）内（二５己ｔ、金されたデータ語（１）ＡＴ）がデ
ータを受ける側の計弾機によりパケット状にμ手出され
るのを防止するため明市信号（Ｓ ’Ｌ’ ＫＩｌｌｖ
ｌ ｌ＋Ｅ１４ ）が発生されることを特徴とする特許
請求の範囲第２０ 、ｌｊ’＋記戦のデータ伝送装置。
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Patent Citations (1)
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|---|---|
| US4525849A (en) | 1985-06-25 |
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