JPH07262086A - 主記憶装置ならびにこれを含む情報処理装置および情報処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 コストを下げつつ、主記憶アクセスにともな
う性能低下を最低限に抑えるようにすることを目的とす
る。 【構成】 主記憶装置５を、高速処理を前提とするデー
タやプログラムの格納に適した高速記憶装置６と、大量
処理を前提とするデータの格納に適した大容量記憶装置
７とで構成している。また、主記憶装置制御部２は、プ
ロセッサ１が発行する任意のアドレスのメモリアクセス
要求に対してこのアドレスが高速記憶装置６および大容
量記憶装置７のいずれのアドレス空間に属するかをアド
レス対応表３の参照などにより判断し、その判断結果先
にメモリアクセス要求を転送する。例えば、スーパコン
ピュータを構成する一般のプロセッサとベクトルプロセ
ッサの中、前者で使うデータは高速記憶装置６に主に格
納し、後者で実行する行列計算用データは大容量記憶装
置７に主に格納するといった使いかたとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般のコンピュータや
スーパコンピュータなどの主記憶装置などに関するもの
で、特にコストを下げつつ、主記憶アクセスにともなう
性能低下を最低限に抑えるようにした主記憶装置などに
関する。

【０００２】一般に、主記憶装置を高速のメモリで構成
すれば高速処理が可能であるが高価なコンピュータシス
テムとなり、また主記憶装置を低速のメモリで構成すれ
ば安価なコンピュータシステムを得ることができるが性
能が下がってしまうといった、性能と価格との相いれな
い問題点がある。

【０００３】これを解決するものとしてキャッシュメモ
リが用いられているが、従来、性能と価格の両方でより
望ましいものにすることが要請されており、本発明はこ
のような要請に応えるものである。

【０００４】

【従来の技術】図７は、キャッシュメモリを備えたコン
ピュータシステムの概要を示す説明図であり、31はプロ
セッサ、32はキャッシュメモリ、33は主記憶装置制御
部、34は主記憶装置、35はアドレスバス、36はデ−タバ
スをそれぞれ示している。

【０００５】キャッシュメモリ32はプロセッサ31と主記
憶装置34との間に配置された、より高速で小容量の記憶
装置である。主記憶装置34に対するメモリアクセスが行
われると、そのアクセス先の近接領域（例えば当該アク
セス先を含むブロック単位）の内容であるデ−タやプロ
グラムも同時に読み出し、これらをキャッシュメモリ32
に格納している。なお、本明細書では原則として「デ−
タ」の語をプログラムを含むものとして用いる。

【０００６】また、キャッシュメモリ32に格納されたデ
−タはその主記憶装置上でのアドレスを保持したままと
なっているため、以後のメモリアクセス要求の際は要求
先デ−タがキャッシュメモリ32に格納されているかどう
かを当該アドレスに基づいて調べ、格納されている場合
にはそこのデ−タがキャッシュメモリ32に転送されるこ
とになり、この要求先デ−タを主記憶装置34から求める
のに比べてアクセス所要時間は数分の１〜数十分の１に
なる。

【０００７】一般に、プログラムからのメモリアクセス
には「参照の局所性」と呼ばれる次のような特性があ
る。 ・時間的な局所性 主記憶装置上のあるデ−タが参照されると、間もなくそ
のデ−タが再び参照される可能性が高い。 ・空間的な局所性 主記憶装置上のあるデ−タが参照されると、間もなくそ
の近くのデ−タが参照される可能性が高い。

【０００８】このような「参照の局所性」のため、結果
的に、キャッシュメモリ32のヒット率（プロセッサ31か
ら主記憶装置34へのメモリアクセスの対象デ−タがキャ
ッシュメモリ32に格納されている割合）が高くなり、コ
ンピュータシステムの性能を向上させている。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな利点を持つキャッシュメモリには次のような問題点
がある。 大規模行列計算などの科学技術計算のように、キャッ
シュメモリの容量を越える大量のデ−タを連続的にメモ
リアクセスする場合には効果がなく、むしろこの大量性
のために、キャッシュメモリに格納したままにしておく
べき他のデ−タが追い出されてしまうことになる。 複数のプロセッサがそれぞれキャッシュメモリを持っ
ているシステムにおいて、主記憶装置の同じ場所のデ−
タを各プロセッサが自らのキャッシュメモリで独自に処
理する場合などには、これらキャッシュメモリ同士の当
該デ−タについてのコヒーレンシ（同一性）を確保す
る、例えば各プロセッサは他のプロセッサのキャッシュ
メモリの対応部分に無効フラグをたてることが必要とな
り、そのための制御が複雑になり、またハードウェアが
増大する。

【００１０】このことは、ベクトルプロセッサを備えた
スーパコンピュータにおいては顕著に現れる。すなわ
ち、ベクトルプロセッサは一般のプロセッサ（本明細書
では原則として単に「プロセッサ」と記している）に比
べて大量のデ−タを高速に処理する、例えば１万×１万
の行列の計算を実行するため、キャッシュメモリをプロ
セッサとベクトルプロセッサとで共有すると前記の問
題が発生し、プロセッサが使っているデ−タがベクトル
プロセッサのメモリアクセスによりキャッシュメモリか
ら追い出されてしまう。

【００１１】両者のキャッシュメモリを別々に切り離し
ても、ベクトルプロセッサが書き換えた箇所のデ−タが
プロセッサのキャッシュメモリに格納されているときに
は前記のように当該キャッシュメモリを無効化しなけ
ればならず、場合によってはこの無効化のためにベクト
ルプロセッサの方の処理を一時的に止めなければならな
いといった問題もあらたに出てくる。

【００１２】また、さらに大規模な問題の解決のために
は、記憶装置を共有していない複数のプロセッサによる
システムが用いられ、このようなシステムでは、それぞ
れのプロセッサが独立な記憶装置とデータ転送プロセッ
サを持ち、お互いの間でのデータのやりとりをネットワ
ークを介して行う。このような場合にも、大量のデータ
が連続的にメモリアクセスされるため、ベクトルプロセ
ッサのときと同様の問題が生じる。

【００１３】また、キャッシュメモリに関するものとは
別に、スーパコンピュータの主記憶装置はベクトルプロ
セッサの主な処理である連続的なメモリアクセスを高速
に行うことを主眼に置いた設計、すなわちスループット
（単位時間当たりの仕事量）は優れているがレイテンシ
（立ち上がりのときの応答時間）が長いといった内容の
設計となりがちであるため、一般のプロセッサが主に行
うランダムなメモリアクセスについての性能はあまり期
待できないといった問題点もある。

【００１４】そこで、本発明では、主記憶装置を、高速
処理を前提とするデータやプログラムの格納に適した高
速記憶装置と、大量処理を前提とするデータの格納に適
した大容量記憶装置とで構成して両者を使い分けること
により、コストを下げつつ、主記憶アクセスにともなう
性能低下を最低限に抑えるようにすることを目的とす
る。

【００１５】

【課題を解決するための手段】図１および図２は本発明
の原理説明図である。図において、１および１′はプロ
セッサ、２は主記憶装置制御部、３はアドレス対応表、
４は主記憶装置特定部、５は主記憶装置、６は高速記憶
装置、７は大容量記憶装置、８はアドレスバス、９はデ
−タバスをそれぞれ示している。

【００１６】ここで、プロセッサ１、１′からアドレス
バス８を介して任意のアドレスのメモリアクセス要求が
発行されると、これを受けた主記憶装置制御部２は主記
憶装置特定部４を動作させて前記アドレスが高速記憶装
置６と大容量記憶装置７のいずれのアドレス空間に属し
ているかを判断している。

【００１７】この判断は、主記憶装置５を構成する高速
記憶装置６および大容量記憶装置７それぞれのアドレス
空間を記したアドレス対応表３を参照して前記アドレス
がいずれの記憶装置に対応するかを調べることにより行
われる。

【００１８】なお、この判断にあたってアドレス対応表
３を参照せずに、例えばプロセッサ１がメモリアクセス
要求を発行する際にそのアクセス対象が高速記憶装置６
および大容量記憶装置７のいずれであるかの情報を付与
するようにしてもよい。

【００１９】また、高速記憶装置６および大容量記憶装
置７それぞれのアドレス空間を主記憶装置５の中でどの
ように設定するかは任意であるが、少なくとも、デ−タ
の大量処理が前提となる大容量記憶装置の複数の近接し
たブロック全体の各記憶領域は連続アドレスとしてい
る。

【００２０】また、メモリアクセス要求がフェッチ要求
のとき例えば高速記憶装置６から取り出したデータをプ
ロセッサ１に送ることになるが、このさいに主記憶装置
制御部２を介するかどうかは任意である。

【００２１】また、図２は、複数のプロセッサが高速記
憶装置６および大容量記憶装置７を用いる場合であり、
それぞれのプロセッサからのメモリアクセス要求は主記
憶装置特定部４で特定される記憶装置に転送される。

【００２２】

【作用】本発明は、このように、いままで同一特性の記
憶素子で構成されるものとの感があった主記憶装置を、
それぞれ利点・欠点を持っている高速記憶装置と大容量
記憶装置とで構成して両者の利点を選択的に利用するこ
とにより、所定の性能を確保したうえでコストを下げる
ようにしたものである。

【００２３】なお、高速記憶装置にはＳＲＡＭ（スタテ
ィックＲＡＭ）で構成したものを用い、大容量記憶装置
にはＳＤＲＡＭ（シンクロナス・ダイナミックＲＡＭ：
ＤＲＡＭの一種）で構成したものを用いている。

【００２４】ＳＲＡＭとＳＤＲＡＭとを比較すると、 ・動作速度の点では、ＳＲＡＭはＳＤＲＡＭの数倍高速
であり、 ・コストの点では、ＳＲＡＭはＳＤＲＡＭの十数倍かか
り、 ・大きさの点では、ＳＲＡＭはＳＤＲＡＭの４倍ほどで
ある。

【００２５】また、ＳＤＲＡＭは、ＤＲＡＭの一種であ
ってコストとレイテンシの点ではＤＲＡＭ並みである
が、スループットはＳＲＡＭに匹敵しており、例えばベ
クトルプロセッサが処理する大量のデ−タを格納する場
合などには安価なＳＤＲＡＭで主記憶装置の大部分を構
成する。

【００２６】そして、このＳＤＲＡＭ仕様の主記憶装置
は、 ・スループットはＳＲＡＭ並みであるためベクトルプロ
セッサの連続アクセス時の性能の低下は少なく、 ・レイテンシはＤＲＡＭ並みであるため一般のプロセッ
サのランダムアクセス時のレスポンスは相当に遅くなる
といった特徴を示す。

【００２７】したがって、ベクトルプロセッサで使うデ
−タはＳＤＲＡＭからなる大容量記憶装置に主に格納
し、プロセッサが使うデ−タはＤＲＡＭからなる高速記
憶装置に主に格納すれば、それぞれの記憶装置の利点が
そこでのデ−タ処理に生かされることになる。

【００２８】

【実施例】図３〜図６を参照して本発明の実施例を説明
する。図３は、プロセッサとベクトルプロセッサとを持
つスーパコンピュータへの適用例を示す説明図であり、
11はプロセッサ、12はベクトルプロセッサ、13は主記憶
装置制御部（Memory Contorol Unit）、14は高速記憶装
置、15は大容量記憶装置、16はプログラムカウンタ(Pro
gram Counter) 、17は命令バッファ(Instruction Buffe
r)、18は主記憶装置アクセス部、19はベクトルプロセッ
サ制御部、20はベクトル命令バッファ(Vector Instruct
ion Buffer) 、21はベクトルレジスタ(Vector Registe
r) 、22はコマンドインターフェイス、23は主記憶装置
アクセス部、24はプロセッサインターフェイス、25は主
記憶装置インターフェイス、26はベクトルプロセッサイ
ンターフェイスをそれぞれ示している。

【００２９】このスーパコンピュータにおいて、例えば
ベクトルレジスタ21にメモリ（大容量記憶装置15）上の
数十〜数万バイトのデ−タをロードするコマンドである
「ｖｌｄ命令」を実行するときのフローチャートは図３
で示される。

【００３０】なお、ここでは、プロセッサ11が扱うプロ
グラムは高速記憶装置14に、またベクトルプロセッサ12
があつかうデ−タは大容量記憶装置15にそれぞれ格納さ
れているものとしている。

【００３１】(1) プロセッサ11が、主記憶装置アクセス
部18を介してＰＣ16の示すアドレスの内容（次の命令）
を要求する。 (2) ＭＣＵ13は、プロセッサインターフェイスより要求
を受けとり、そのアドレスから判断して高速記憶装置14
にこれを転送する。 (3) 高速記憶装置14は、要求されたアドレス領域の内容
をＭＣＵ13に送る。 (4) ＭＣＵ13は、送られてきたデータをプロセッサ11に
転送する。 (5) プロセッサ11は、このデータを命令バッファ17に格
納する。 (6) プロセッサ11は、この命令をデコードし、その結果
をベクトルプロセッサ制御部19を介してベクトルプロセ
ッサ12に送る。 (7) ベクトルプロセッサ12は、コマンドインターフェイ
スを介して受けとった命令をベクトル命令バッファ20に
格納する。 (8) ベクトルプロセッサ12は、ベクトル命令バッファ20
中の命令をデコードし、そこで指定されたデータ長とア
ドレスに従う（複数回の) アクセス要求を主記憶装置ア
クセス部23を介して出す。 (9) ＭＣＵ13は、ベクトルプロセッサインターフェイス
より要求を受けとり、そのアドレスから判断して大容量
記憶装置15にこれを転送する。 (10)大容量記憶装置15は、要求されたアドレス領域の内
容をＭＣＵ13に送る。 (11)ＭＣＵ13は、送られてきたデータをベクトルプロセ
ッサ12に転送する。 (12)ベクトルプロセッサ12は、転送されてきたデータを
ベクトルレジスタ21に格納する。

【００３２】なお、前記ステップ(1) 〜(5) は命令フェ
ッチの部分、前記ステップ(6) および(7) は命令転送の
部分、前記ステップ(8) 〜(12)は実行の部分をそれぞれ
示している。

【００３３】図６は、３２ビットアドレスを用いるとき
の主記憶装置の領域状況の一例を示す説明図であり、全
体で４Ｇバイトの記憶領域の半分を大容量記憶装置の記
憶領域27とし、８Ｍバイトを高速記憶装置の記憶領域29
とし、残りの部分は今後の拡張用領域28としている。

【００３４】ここで、記憶領域27のアドレスには「0000
0000」〜「7FFFFFFF」が、また記憶領域27のアドレスは
「FF800000」〜「FFFFFFFF」がそれぞれ設定されてお
り、拡張用領域28は大容量記憶装置および高速記憶装置
の各領域27、28のいずれからも連続して使えることにな
る。

【００３５】

【発明の効果】本発明は、このように、主記憶装置を、
高速処理を前提とするデータやプログラムの格納に適し
た高速記憶装置と、大量処理を前提とするデータの格納
に適した大容量記憶装置とで構成して両者を使い分ける
ようにしているため、コストを下げつつ、主記憶アクセ
スにともなう性能低下を最低限に抑えることができる。

【００３６】また、少なくとも大容量記憶装置の複数の
近接したブロック全体の各記憶領域には連続アドレスを
設定しているため、ベクトルプロセッサやデータ転送プ
ロセッサなどにおける大量デ−タの連続アクセス処理に
効率的に対応することができる。

【図面の簡単な説明】

【図１】本発明の、原理説明図（その１）である。

【図２】本発明の、原理説明図（その２）である。

【図３】本発明の、スーパコンピュータへの適用例を示
す説明図である。

【図４】本発明の、図３におけるｖｌｄ命令の実行のフ
ローチャートを示す説明図（その１）である。

【図５】本発明の、図３におけるｖｌｄ命令の実行のフ
ローチャートを示す説明図（その２）である。

【図６】本発明の、３２ビットアドレスを用いるときの
主記憶装置の領域状況を示す説明図である。

【図７】一般的な、キャッシュメモリを備えたコンピュ
ータシステムの概要を示す説明図である。

【符号の説明】

図１において、 １・・・プロセッサ ２・・・主記憶装置制御部 ３・・・アドレス対応表 ４・・・記憶装置特定部 ５・・・主記憶装置 ６・・・高速記憶装置 ７・・・大容量記憶装置 ８・・・アドレスバス ９・・・デ−タバス

Claims (8)

【特許請求の範囲】
1. 【請求項１】 高速処理を前提とするデータやプログラ
   ムの格納に適した高速記憶装置と、大量処理を前提とす
   るデータの格納に適した大容量記憶装置とからなること
   を特徴とする主記憶装置。
2. 【請求項２】 少なくとも、前記大容量記憶装置の複数
   の近接したブロック全体の各記憶領域には連続アドレス
   が設定されていることを特徴とする請求項１記載の主記
   憶装置。
3. 【請求項３】 任意のアドレスに対するメモリアクセス
   要求を発行するプロセッサと、 それぞれ所定のアドレス空間が設定されている高速記憶
   装置および大容量記憶装置からなる主記憶装置と、 前記メモリアクセス要求に対して前記アドレスが前記高
   速記憶装置および前記大容量記憶装置のいずれの前記ア
   ドレス空間に属するかを判断し、その判断結果先にこの
   メモリアクセス要求を転送する主記憶装置制御部、とを
   備えたことを特徴とする情報処理装置。
4. 【請求項４】 前記主記憶装置制御部は、前記判断の際
   に、前記アドレス空間を記したアドレス対応表を参照す
   ることを特徴とする請求項３記載の情報処理装置。
5. 【請求項５】 前記主記憶装置および前記主記憶装置制
   御部を利用するものとしてベクトルプロセッサを付加し
   たことを特徴とする請求項３または４記載の情報処理装
   置。
6. 【請求項６】 前記主記憶装置および前記主記憶装置制
   御部を利用するものとしてデータ転送プロセッサを付加
   したことを特徴とする請求項３または４記載の情報処理
   装置。
7. 【請求項７】 プロセッサが任意のアドレスに対するメ
   モリアクセス要求を発行し、 これを受け取った主記憶装置制御部は、前記アドレス
   が、主記憶装置の構成要素である高速記憶装置と大容量
   記憶装置のいずれのアドレス空間に属するかを判断して
   その判断結果先に前記メモリアクセス要求を転送し、 これを受け取った側は前記アドレスの記憶領域にアクセ
   スすることを特徴とする情報処理方法。
8. 【請求項８】 前記主記憶装置制御部は、前記判断の際
   に、前記アドレス空間を記したアドレス対応表を参照す
   ることを特徴とする請求項７記載の情報処理方法。