JPH02234251A - 拡張記憶制御方式 - Google Patents
拡張記憶制御方式Info
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- JPH02234251A JPH02234251A JP1053634A JP5363489A JPH02234251A JP H02234251 A JPH02234251 A JP H02234251A JP 1053634 A JP1053634 A JP 1053634A JP 5363489 A JP5363489 A JP 5363489A JP H02234251 A JPH02234251 A JP H02234251A
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- 238000000034 method Methods 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims description 9
- 238000003745 diagnosis Methods 0.000 claims 3
- 238000013500 data storage Methods 0.000 description 21
- 239000012536 storage buffer Substances 0.000 description 20
- 239000000872 buffer Substances 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、拡張記憶装置と接続されるメモリアクセス制
御装置の拡張記憶制御方式に関するものである。
御装置の拡張記憶制御方式に関するものである。
［従来の技術］
従来、主記憶装置と拡張記憶装置とに接続されたメモリ
アクセス制御装置においては、要求元からのリクエスト
が拡張記憶装置と主記憶装置間の転送（例えば、ページ
単位など）であった時、各々次の二つの処理に別けて行
うのが一般的であった。
アクセス制御装置においては、要求元からのリクエスト
が拡張記憶装置と主記憶装置間の転送（例えば、ページ
単位など）であった時、各々次の二つの処理に別けて行
うのが一般的であった。
■拡張記憶装置から主記憶装置への転送リクエストのケ
ースでは、 （１−ａ）拡張記憶装置からの読み出し処理（１−ｂ）
主記憶装置への書き込み処理■主記憶装置から拡張記憶
装置への転送リクエストのケースでは、 （２−ａ）主記憶装置からの読み出し処理（２−ｂ）拡
張記憶装置への書き込み処理上記の場合、拡張記憶装置
への読み出し、書き込み処理は、主記憶装置としか接続
されていないメモリアクセス制御装置と比べて、当然、
拡張記憶装置とのインタフェース並びに専用の制御回路
を用いて行われる。また、上記（１−ｂ）並びに（２−
ａ）の処理においては、一般的には転送単位は、主記憶
装置のアクセス単位に比較して大きい。そのため、複数
の主記憶装置に対するリードリクエスト．ライトリクエ
ストに分解して行い、その処理を行う専用のポートを持
つ必要が発生した。そのため、リクエスト受付ボート数
が増え、即ちＨＷ（ハードウエア）量が増え、なおかつ
、ポート数が増えたことにより、制御が複雑となり、主
記憶装置のビジーチェックのディレイタイムも厳しくな
った。
ースでは、 （１−ａ）拡張記憶装置からの読み出し処理（１−ｂ）
主記憶装置への書き込み処理■主記憶装置から拡張記憶
装置への転送リクエストのケースでは、 （２−ａ）主記憶装置からの読み出し処理（２−ｂ）拡
張記憶装置への書き込み処理上記の場合、拡張記憶装置
への読み出し、書き込み処理は、主記憶装置としか接続
されていないメモリアクセス制御装置と比べて、当然、
拡張記憶装置とのインタフェース並びに専用の制御回路
を用いて行われる。また、上記（１−ｂ）並びに（２−
ａ）の処理においては、一般的には転送単位は、主記憶
装置のアクセス単位に比較して大きい。そのため、複数
の主記憶装置に対するリードリクエスト．ライトリクエ
ストに分解して行い、その処理を行う専用のポートを持
つ必要が発生した。そのため、リクエスト受付ボート数
が増え、即ちＨＷ（ハードウエア）量が増え、なおかつ
、ポート数が増えたことにより、制御が複雑となり、主
記憶装置のビジーチェックのディレイタイムも厳しくな
った。
［発明が解決しようとする課題］
上述した従来の拡張記憶制御方式は、拡張記憶装置処理
用のボートを専用でもつことにより、ＨＷＩｉが増え、
制御が複雑となり、主記憶装置のビジーチェックのディ
レイタイムも厳しくなるという欠点がある。
用のボートを専用でもつことにより、ＨＷＩｉが増え、
制御が複雑となり、主記憶装置のビジーチェックのディ
レイタイムも厳しくなるという欠点がある。
［課題を解決するための手段］
本発明による拡張記憶制御方式は、複数の要求元と、主
記憶装置と、拡張記憶装置とに接続され、前記要求元か
らの前記主記憶装置へのアクセス要求、前記主記憶装置
から前記拡張記憶装置への第１のデータ転送要求、及び
前記拡張記憶装置から前記主記憶装置への第２のデータ
転送要求を含む要求に対する処理を行うと共に、診断要
求に応答して前記主記憶装置を診断するメモリアクセス
制御装置に於いて、 前記要求元からの複数の要求を受付け、１つの要求を選
択し、選択された要求を出刀する選択手段と、 前記選択された要求が、前記アクセス要求であるか、前
記診断要求であるが、前記第１のデータ転送要求である
か、或いは前記第２のデータ転送要求であるかの判定を
行う判定手段と、前記アクセス要求及び前記診断要求を
受け、それぞれについて前記主記憶装置に対する第１の
読出し要求及び第１の書込み要求を生成し、該生成され
た第１の読出し要求及び第１の書込み要求を第１の要求
アドレスとともに前記主記憶装置に出力する主記憶アク
セス手段と、 該主記憶アクセス手段に接続され、前記診断要求及び第
２の要求アドレス、ストアデータを受け、前記主記憶ア
クセス手段に対して前記第２の要求アドレスを複数回更
新し、更新後のアドレスとともに上記ストアデータの第
２の書込み要求を出刀し、その後に、前記主記憶アクセ
ス手段に対して上記第２の書込み要求出カ時と同一のア
ドレスに対して第２の読出し要求を出方し、それに対す
る前記主記憶装置からの第１のリプライデータを上記ス
トアデータと比較し、その一致、不一致から前記主記憶
装置の診断を行うメモリスキャン手段と、 前記判定手段により前記選択された要求が前記第１のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記主記憶装置への第３の読出し要求、アドレスを生
成し、該生成された第３の読出し要求、アドレスを前記
メモリスキャン手段へ出力する第１の出力手段と、 該第１の出力手段からの前記第３の読出し要求、アドレ
スを受けて前記メモリスキャン手段から前記主記憶アク
セス手段に出方された前記第３の出し要求に対する前記
主記憶装置からの第２のリプライデータを格納する第１
の格納手段と、該第１の格納手段に格納された前記第２
のリプライデータとともに前記拡張記憶装置に対し第３
の書込み要求と第３の要求アドレスを出力する第２の出
力手段と、 前記判定手段により前記選択された要求が前記第２のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記拡張記憶装置への第４の読出し要求、アドレスを
生成し、該生成された第４の読出し要求、アドレスを前
記拡張記憶装置へ出力する第３の出力手段と、 該第３の出力手段からの前記第４の読出し要求、アドレ
スに対する前記拡張記憶装置からの第３のリプライデー
タを格納する第２の格納手段と、該第２の格納手段に格
納された前記第３のリプライデータとともに前記メモリ
スキャン手段に対し、第４の書込み要求及び第４の要求
アドレスを出力する第４の出力手段とを有し、 拡張記憶装置と主記憶装置間のデータ転送における主記
憶装置への読田し、書込み処理をメモリスキャン手段と
共用化して行うことを特徴とする。
記憶装置と、拡張記憶装置とに接続され、前記要求元か
らの前記主記憶装置へのアクセス要求、前記主記憶装置
から前記拡張記憶装置への第１のデータ転送要求、及び
前記拡張記憶装置から前記主記憶装置への第２のデータ
転送要求を含む要求に対する処理を行うと共に、診断要
求に応答して前記主記憶装置を診断するメモリアクセス
制御装置に於いて、 前記要求元からの複数の要求を受付け、１つの要求を選
択し、選択された要求を出刀する選択手段と、 前記選択された要求が、前記アクセス要求であるか、前
記診断要求であるが、前記第１のデータ転送要求である
か、或いは前記第２のデータ転送要求であるかの判定を
行う判定手段と、前記アクセス要求及び前記診断要求を
受け、それぞれについて前記主記憶装置に対する第１の
読出し要求及び第１の書込み要求を生成し、該生成され
た第１の読出し要求及び第１の書込み要求を第１の要求
アドレスとともに前記主記憶装置に出力する主記憶アク
セス手段と、 該主記憶アクセス手段に接続され、前記診断要求及び第
２の要求アドレス、ストアデータを受け、前記主記憶ア
クセス手段に対して前記第２の要求アドレスを複数回更
新し、更新後のアドレスとともに上記ストアデータの第
２の書込み要求を出刀し、その後に、前記主記憶アクセ
ス手段に対して上記第２の書込み要求出カ時と同一のア
ドレスに対して第２の読出し要求を出方し、それに対す
る前記主記憶装置からの第１のリプライデータを上記ス
トアデータと比較し、その一致、不一致から前記主記憶
装置の診断を行うメモリスキャン手段と、 前記判定手段により前記選択された要求が前記第１のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記主記憶装置への第３の読出し要求、アドレスを生
成し、該生成された第３の読出し要求、アドレスを前記
メモリスキャン手段へ出力する第１の出力手段と、 該第１の出力手段からの前記第３の読出し要求、アドレ
スを受けて前記メモリスキャン手段から前記主記憶アク
セス手段に出方された前記第３の出し要求に対する前記
主記憶装置からの第２のリプライデータを格納する第１
の格納手段と、該第１の格納手段に格納された前記第２
のリプライデータとともに前記拡張記憶装置に対し第３
の書込み要求と第３の要求アドレスを出力する第２の出
力手段と、 前記判定手段により前記選択された要求が前記第２のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記拡張記憶装置への第４の読出し要求、アドレスを
生成し、該生成された第４の読出し要求、アドレスを前
記拡張記憶装置へ出力する第３の出力手段と、 該第３の出力手段からの前記第４の読出し要求、アドレ
スに対する前記拡張記憶装置からの第３のリプライデー
タを格納する第２の格納手段と、該第２の格納手段に格
納された前記第３のリプライデータとともに前記メモリ
スキャン手段に対し、第４の書込み要求及び第４の要求
アドレスを出力する第４の出力手段とを有し、 拡張記憶装置と主記憶装置間のデータ転送における主記
憶装置への読田し、書込み処理をメモリスキャン手段と
共用化して行うことを特徴とする。
［実施例コ
以下、本発明の実施例について図面を参照して説明する
。
。
第１図を参照すると、本発明の一実施例による拡張記憶
制御方式が適用されるメモリアクセス制御装置は、演算
処理装置や大田力処理装置などの要求元．主記憶，及び
拡張記憶に接続されている。
制御方式が適用されるメモリアクセス制御装置は、演算
処理装置や大田力処理装置などの要求元．主記憶，及び
拡張記憶に接続されている。
本実施例では、要求元として、装置Ａ，装置Ｂ，及び装
置Ｃの３つの装置を有する。メモリアクセス制御装置は
、リクエストの受付ポート部１ｏと、リクエスト処理部
７５゛と、その他の拡張記憶制御関係のＨＷから構成さ
れる。
置Ｃの３つの装置を有する。メモリアクセス制御装置は
、リクエストの受付ポート部１ｏと、リクエスト処理部
７５゛と、その他の拡張記憶制御関係のＨＷから構成さ
れる。
リクエスト受付ボート部１０は、装置Ａがらのリクエス
トを受け付ける装置Ａリクエスト受付バッファ２０、装
置Ｂからのリクエストを受け付ける袋置Ｂリクエスト受
付バッファ３ｏ、及び装置Ｃからのリクエストを受け付
ける装置Ｃリクエスト受付バッファ４０を脊する。ここ
で、要求元からのリクエストとは、リクエストアドレス
１ 書き込み，読み出しなどの動作指示を示すリクエス
トコード，ストアデータなどをさす。
トを受け付ける装置Ａリクエスト受付バッファ２０、装
置Ｂからのリクエストを受け付ける袋置Ｂリクエスト受
付バッファ３ｏ、及び装置Ｃからのリクエストを受け付
ける装置Ｃリクエスト受付バッファ４０を脊する。ここ
で、要求元からのリクエストとは、リクエストアドレス
１ 書き込み，読み出しなどの動作指示を示すリクエス
トコード，ストアデータなどをさす。
５０，６０．７０は、上記バッファ出力を受ける装置Ａ
，Ｂ，Ｃバッファ読み出しレジスタである。８０は選択
回路で、装置Ａ，Ｂ，Ｃのリクエストの主記憶に対する
ビジーチェックを行い、ビジーチェックにバスしたもの
だけを選択する。ビジーチェックにバスしたリクエスト
が複数の場合は、各々の優先度がとられ、１つのリクエ
ストのみを選択し、この選択されたリクエストは、主記
憶アクセス制御部９０並びに拡張記憶アクセス判定回路
１４０に出力される。
，Ｂ，Ｃバッファ読み出しレジスタである。８０は選択
回路で、装置Ａ，Ｂ，Ｃのリクエストの主記憶に対する
ビジーチェックを行い、ビジーチェックにバスしたもの
だけを選択する。ビジーチェックにバスしたリクエスト
が複数の場合は、各々の優先度がとられ、１つのリクエ
ストのみを選択し、この選択されたリクエストは、主記
憶アクセス制御部９０並びに拡張記憶アクセス判定回路
１４０に出力される。
一般的に主記憶装置は、ＸＮのインタリーブ構成をとっ
ている。本実施例でも同じ＜ＸＮのインタリーブ構成を
とっている。即ち、主記憶１００は、Ｎバンクから構成
され、それぞれのバンクに対してビジーＦ／Ｆが存在し
、要求元からのアクセスバンクと前記ビジーＦ／Ｆのチ
ェックを行っている。
ている。本実施例でも同じ＜ＸＮのインタリーブ構成を
とっている。即ち、主記憶１００は、Ｎバンクから構成
され、それぞれのバンクに対してビジーＦ／Ｆが存在し
、要求元からのアクセスバンクと前記ビジーＦ／Ｆのチ
ェックを行っている。
主記憶アクセス制御部９０は選択回路８０の出カヲ受け
、その出力がないときに限り、メモリスキャン回路１５
０の出力を受ける。選択回路８０及びメモリスキャン回
路１５０の出力は、要求元からのリクエストアドレス、
リクエストコード（リード／ライトなどの動作指定）、
ストアデータである。これらの情報を元に、主記憶アク
セス制御部９０は主記憶１００に対してアクセス要求を
作成出力する。そして、主記憶アクセス制御部９０は、
それに対する主記憶１００がらのリプライデー夕を受け
、それを、選択回路８ｏの出力を受けた場合には要求元
のりプライレジスタ１１ｏ，１２０，１３０に、メモリ
スキャン回路１５０の出力を受けた場合にはメモリスキ
ャン回路１． ５ ０に出力する。
、その出力がないときに限り、メモリスキャン回路１５
０の出力を受ける。選択回路８０及びメモリスキャン回
路１５０の出力は、要求元からのリクエストアドレス、
リクエストコード（リード／ライトなどの動作指定）、
ストアデータである。これらの情報を元に、主記憶アク
セス制御部９０は主記憶１００に対してアクセス要求を
作成出力する。そして、主記憶アクセス制御部９０は、
それに対する主記憶１００がらのリプライデー夕を受け
、それを、選択回路８ｏの出力を受けた場合には要求元
のりプライレジスタ１１ｏ，１２０，１３０に、メモリ
スキャン回路１５０の出力を受けた場合にはメモリスキ
ャン回路１． ５ ０に出力する。
主記憶１００は、主記憶アクセス制御部９ｏからのアク
セス要求に対しリブライを返す。装置Ａリブライレジス
タ１１０は装置Ａへの主記憶１００からのリプライデー
タを格納するレジスタで、装置Ａに対してリブライデー
夕を出力する。
セス要求に対しリブライを返す。装置Ａリブライレジス
タ１１０は装置Ａへの主記憶１００からのリプライデー
タを格納するレジスタで、装置Ａに対してリブライデー
夕を出力する。
装置Ｂリブライレジスタ１２０は、装置Ｂへ（７） リ
プライデー夕を格納するレジスタで、装置Ｂに対してリ
ブライデー夕を出力する。装置ｃリブライレジスタ１３
０は、装置Ｃへのりプライデータを格納するレジスタで
、装置Ｃに対してリブライデー夕を出力する。
プライデー夕を格納するレジスタで、装置Ｂに対してリ
ブライデー夕を出力する。装置ｃリブライレジスタ１３
０は、装置Ｃへのりプライデータを格納するレジスタで
、装置Ｃに対してリブライデー夕を出力する。
本実施例でのアクセスの単位は、主記憶１００拡張記憶
１９０とも８Ｂ（バイト）とする。主記憶１００に対す
るアクセスでは、以上のＨＷだけで動作する。
１９０とも８Ｂ（バイト）とする。主記憶１００に対す
るアクセスでは、以上のＨＷだけで動作する。
拡張記憶アクセス判定回路１４０は、選択回路８０の出
力が主記憶１００から拡張記憶１９０への転送アクセス
、あるいは、拡張記憶１９０から主記憶１００への転送
アクセスであることを検出する。そして、拡張記憶アク
セス判定回路１４０は、その信号をメモリスキャン回路
１５０と拡張記憶アクセス・アドレス生成部１６０に出
力する。
力が主記憶１００から拡張記憶１９０への転送アクセス
、あるいは、拡張記憶１９０から主記憶１００への転送
アクセスであることを検出する。そして、拡張記憶アク
セス判定回路１４０は、その信号をメモリスキャン回路
１５０と拡張記憶アクセス・アドレス生成部１６０に出
力する。
当然、拡張記憶アクセス時には、主記憶アクセス制御部
９０は、何ら主記憶１００に対しアクセスを発生しない
。
９０は、何ら主記憶１００に対しアクセスを発生しない
。
拡張記憶１９０と主記憶１００・との間の転送単位は、
ページ単位（ＩＢＭ社どではそうしている）が一般的に
多く、本実施例でも４ｋＢ（１ページ単位）とする。ま
た、リクエストアドレスには、拡張記憶アドレス並びに
主記憶アドレスを含んでいるものとする。
ページ単位（ＩＢＭ社どではそうしている）が一般的に
多く、本実施例でも４ｋＢ（１ページ単位）とする。ま
た、リクエストアドレスには、拡張記憶アドレス並びに
主記憶アドレスを含んでいるものとする。
上記のインタフェースを減らすには、予めメモリアクセ
ス制御装置内にどちらかのアドレスを設定した後、もう
一方のアドレスとともにアクセス要求を発行する等の方
法が考えられる。
ス制御装置内にどちらかのアドレスを設定した後、もう
一方のアドレスとともにアクセス要求を発行する等の方
法が考えられる。
メモリスキャン回路１５０は、選択回路８０の出力、拡
張記憶アクセス判定回路１４０の田力、拡張記憶リプラ
イデータ格納バッファ１８０の出力、及び主記憶アクセ
ス制御部９０のリブライデー夕を入力する。この部分の
動作としては、次に述べるメモリスキャンと主記憶一拡
張記憶間転送とがある。
張記憶アクセス判定回路１４０の田力、拡張記憶リプラ
イデータ格納バッファ１８０の出力、及び主記憶アクセ
ス制御部９０のリブライデー夕を入力する。この部分の
動作としては、次に述べるメモリスキャンと主記憶一拡
張記憶間転送とがある。
（１）メモリスキャン動作時
選択回路８０の出力からライトアドレスおよびストアデ
ータを入力し、主記憶１００に対する書き込みリクエス
トを生成する。上記ライトアドレスを複数回更新し、更
新後のアドレスとともに上記ストアデータおよび書き込
み要求を主記憶アクセス制御部９０に出力することによ
り、主記憶１００の連続アドレスに上記ストアデータを
書き込む。その後、上記書き込みリクエスト出力で指定
したアドレスと同一のアドレスに対するリードリクエス
トを主記憶アクセス制御部９０に出力し、それに対する
主記憶１００からのリプライデータを主記憶アクセス制
御部９０から受け取り、それを上記ストアデータと比較
する。主記憶１００からのリプライデータと上記ストア
データが一致しない場合には、主記憶１００に障害のあ
ることが検出される。
ータを入力し、主記憶１００に対する書き込みリクエス
トを生成する。上記ライトアドレスを複数回更新し、更
新後のアドレスとともに上記ストアデータおよび書き込
み要求を主記憶アクセス制御部９０に出力することによ
り、主記憶１００の連続アドレスに上記ストアデータを
書き込む。その後、上記書き込みリクエスト出力で指定
したアドレスと同一のアドレスに対するリードリクエス
トを主記憶アクセス制御部９０に出力し、それに対する
主記憶１００からのリプライデータを主記憶アクセス制
御部９０から受け取り、それを上記ストアデータと比較
する。主記憶１００からのリプライデータと上記ストア
データが一致しない場合には、主記憶１００に障害のあ
ることが検出される。
（２）主記憶一拡張記憶間転送時
（ａ）主記憶一拡張記憶間転送時
選択回路８０の出力から主記憶１００のリクエストアド
レスを入力し、同時に主記憶１００に対する読み出しリ
クエストを生成する。上記アドレスを８Ｂずつ更新しな
がら、４ ｋＢ／８Ｂ＝’５１２回、読み出しリクエ
ストを主記憶アクセス制御部９０に出力する。そして、
主記憶アクセス制御部９０からのりプライデータを受け
取り、その受け取ったリプライデータを主記憶リブライ
データ格納バッファ１７０に出力する。
レスを入力し、同時に主記憶１００に対する読み出しリ
クエストを生成する。上記アドレスを８Ｂずつ更新しな
がら、４ ｋＢ／８Ｂ＝’５１２回、読み出しリクエ
ストを主記憶アクセス制御部９０に出力する。そして、
主記憶アクセス制御部９０からのりプライデータを受け
取り、その受け取ったリプライデータを主記憶リブライ
データ格納バッファ１７０に出力する。
（ｂ）拡張記憶→主記憶転送時
拡張記ｔａｌ９０からのリプライデータを有する拡張記
憶リブライデータ格納バッファ１． ８ ０の出力を受
け、同時に主記憶１００に対する書き込みリクエストを
生成する。主記憶アドレスを８Ｂずつ更新しながら４
ｋＢ／８Ｂ−５１２回、主記憶アクセス制御部９０に
前記リプライデー夕とともに書き込みリクエストを出力
する。
憶リブライデータ格納バッファ１． ８ ０の出力を受
け、同時に主記憶１００に対する書き込みリクエストを
生成する。主記憶アドレスを８Ｂずつ更新しながら４
ｋＢ／８Ｂ−５１２回、主記憶アクセス制御部９０に
前記リプライデー夕とともに書き込みリクエストを出力
する。
拡張記憶アクセス・アドレス生成部１６０は、選択回路
８０の出力、拡張記憶アクセス判定回路１４０の出力、
および主記憶リプライデータ格納バッファ１７０の出力
を入力する。この部分の動作としては、次に述べる主記
憶一拡張記憶転送と拡張記憶一生記憶転送とがある。
８０の出力、拡張記憶アクセス判定回路１４０の出力、
および主記憶リプライデータ格納バッファ１７０の出力
を入力する。この部分の動作としては、次に述べる主記
憶一拡張記憶転送と拡張記憶一生記憶転送とがある。
（ａ）主記憶一拡張記憶転送時
拡張記憶アドレスを、選択回路８０の出力から受け、拡
張記憶１９０に転送するデータを、主記憶１００からの
リプライデータを格納する主記憶リブライデータ格納バ
ッファ１７０から受ける。同時に、拡張記憶１９０に対
する書き込みリクエストを生成する。拡張記憶アドレス
を８Ｂずつ更新しながら４ ｋＢ／８Ｂ−５１２回、
主記憶リブライデータ格納バ．ツファ１７０の出力とと
もに読み出しリクエストを拡張記憶１９０に出力する。
張記憶１９０に転送するデータを、主記憶１００からの
リプライデータを格納する主記憶リブライデータ格納バ
ッファ１７０から受ける。同時に、拡張記憶１９０に対
する書き込みリクエストを生成する。拡張記憶アドレス
を８Ｂずつ更新しながら４ ｋＢ／８Ｂ−５１２回、
主記憶リブライデータ格納バ．ツファ１７０の出力とと
もに読み出しリクエストを拡張記憶１９０に出力する。
（ｂ）拡張記憶一生記憶転送時
選択回路８０の出力から拡張記ｔａｌ９０のリクエスト
アドレスを受け、同時に拡張記憶１９０に対する読み出
しリクエストを生成する。
アドレスを受け、同時に拡張記憶１９０に対する読み出
しリクエストを生成する。
上記アドレスを８Ｂずつ更新しながら、４ ｋＢ／８
Ｂ−５１２回、読み出しリクエストを拡張記憶１９０に
出力する。
Ｂ−５１２回、読み出しリクエストを拡張記憶１９０に
出力する。
以上述べたように、本実施例では拡張記憶１９０とのデ
ータ転送を８Ｂ単位で行っているが、例えば、１２８Ｂ
単位で行っても良い。１２８Ｂ単位で行った場合は、拡
張記憶１９０に対するアクセスは、４ ｋＢ／１２８
Ｂ−３２回となる。
ータ転送を８Ｂ単位で行っているが、例えば、１２８Ｂ
単位で行っても良い。１２８Ｂ単位で行った場合は、拡
張記憶１９０に対するアクセスは、４ ｋＢ／１２８
Ｂ−３２回となる。
また、主記憶リライデータ格納バッファ１７０ならびに
拡張記憶リブライデータ格納バッファ１８０の容量は、
拡張記憶１９０との１回のアクセスに対する転送量など
によって制御しやすいように決められる。
拡張記憶リブライデータ格納バッファ１８０の容量は、
拡張記憶１９０との１回のアクセスに対する転送量など
によって制御しやすいように決められる。
主記憶リブライデータ格納バッファ１７０は、主記憶１
００からのリプライデータを格納する。
００からのリプライデータを格納する。
このバッファ１７０に格納されるのは、主記憶一拡張記
憶転送のため、メモリスキャン回路１５０が主記憶アク
セス制御部９０に主記憶読み出しリクエストを出力し、
そのリクエストに対する主記憶１００からのリプライが
返ってきたときである。
憶転送のため、メモリスキャン回路１５０が主記憶アク
セス制御部９０に主記憶読み出しリクエストを出力し、
そのリクエストに対する主記憶１００からのリプライが
返ってきたときである。
主記憶リブライデータ格納バッファ１７０９出力は、拡
張記憶アクセス・アドレス生成部１６０に入力され、こ
のデータが拡張記憶１９０に対する書き込みデータとな
る。
張記憶アクセス・アドレス生成部１６０に入力され、こ
のデータが拡張記憶１９０に対する書き込みデータとな
る。
拡張記憶リブライデータ格納バッフ７１８０は、拡張記
憶１９０への読み出し要求に対する拡張記憶１９０から
のリプライデータを格納する。拡張記憶リブライデータ
格納バッファ１８０の出力は、メモリスキャン回路１５
０に人力され、このデータが主記ｔｌ！ １． Ｏ Ｏ
への書き込みデータとなる。
憶１９０への読み出し要求に対する拡張記憶１９０から
のリプライデータを格納する。拡張記憶リブライデータ
格納バッファ１８０の出力は、メモリスキャン回路１５
０に人力され、このデータが主記ｔｌ！ １． Ｏ Ｏ
への書き込みデータとなる。
拡張記憶１９０は、一般的には、主記憶１００の記憶容
量に比較して、数倍以上の容量を有することが多い。本
実施例では、８Ｂ単位のアクセスとなっているが、ブロ
ック単位（例えば１２８Ｂ）で行うことも可能である。
量に比較して、数倍以上の容量を有することが多い。本
実施例では、８Ｂ単位のアクセスとなっているが、ブロ
ック単位（例えば１２８Ｂ）で行うことも可能である。
拡張記＋Ａ１９０の動作としては、拡張記憶アクセス・
アドレス生成部１６０からの読み出し要求、書き込み要
求に対し、リブライデー夕を拡張記憶リプライデータ格
納バッファ１８０に返す（当然、書き込み要求時には、
リブライデー夕はない）。
アドレス生成部１６０からの読み出し要求、書き込み要
求に対し、リブライデー夕を拡張記憶リプライデータ格
納バッファ１８０に返す（当然、書き込み要求時には、
リブライデー夕はない）。
主記憶１００と拡張記憶］−５０間の転送の動作を要約
すると、次のようになる。
すると、次のようになる。
（１）主記憶一拡張記憶転送時
要求元からの拡張記憶アクセスが拡張記憶アクセス判定
回路１４０で判定されると、そのリクエストのリクエス
トコード、アドレスが選択回路８０からメモリスキャン
回路１５０に入力される。
回路１４０で判定されると、そのリクエストのリクエス
トコード、アドレスが選択回路８０からメモリスキャン
回路１５０に入力される。
次に、゛メモリスキャン回路１５０は、リクエストアド
レスを更新しなから４．ｋＢ／８Ｂ−５１２回、読み出
し要求とともに主記憶アクセス制御部９ｏに出力する。
レスを更新しなから４．ｋＢ／８Ｂ−５１２回、読み出
し要求とともに主記憶アクセス制御部９ｏに出力する。
主記憶アクセス制御部９ｏは、選択回路８０からの出力
がないときに限り、メモリスキャン回路１５０からのリ
クエストを受け付け、主記ｔａｌ００に対する読み出し
を実行する。メモリスキャン回路１５０は、主記憶アク
セス制御部９０からのリプライデータが返ると、そのリ
ブライデー夕を主記憶リブライデータ格納バッファ１７
０に格納する。次に、主記憶リブライデータ格納バッフ
ァ１７０の出力は、拡張記憶アクセス・アドレス生成部
１６０に入力される。拡張記憶アクセス、アドレス生成
部１６０は、拡張記憶１９０に対する書き込み要求を生
成し、拡張紀ｔσ１９０への書き込みアドレスを４
ｋＢ／８Ｂ−５１２回更新しながら主記憶リプライデー
タ格納バッファ１７０の出力のリプライデータとともに
拡張記憶１９０に出力する。これにより、主記憶１００
のデータを拡張記憶１９０に転送する。
がないときに限り、メモリスキャン回路１５０からのリ
クエストを受け付け、主記ｔａｌ００に対する読み出し
を実行する。メモリスキャン回路１５０は、主記憶アク
セス制御部９０からのリプライデータが返ると、そのリ
ブライデー夕を主記憶リブライデータ格納バッファ１７
０に格納する。次に、主記憶リブライデータ格納バッフ
ァ１７０の出力は、拡張記憶アクセス・アドレス生成部
１６０に入力される。拡張記憶アクセス、アドレス生成
部１６０は、拡張記憶１９０に対する書き込み要求を生
成し、拡張紀ｔσ１９０への書き込みアドレスを４
ｋＢ／８Ｂ−５１２回更新しながら主記憶リプライデー
タ格納バッファ１７０の出力のリプライデータとともに
拡張記憶１９０に出力する。これにより、主記憶１００
のデータを拡張記憶１９０に転送する。
（２）拡張記憶一生記憶転送時
要求元からの拡張記憶アクセスが拡張記憶アクセス判定
回路１４０で判定されると、そのリクエストのリクエス
トコード、アドＩ／スが選択回路８０から拡張記憶アク
セス・アドレス生成部１６０に入力される。次に、拡張
記憶アクセス・アドレス生成部１６０は、リクエストア
ドレスを更新しながら４ ｋＢ／８Ｂ−５１２回読み
出し要求とともに拡張記憶１９０に出力する。拡張記憶
１９０からのリプライデータは、拡張記憶リプライデー
タ格納バッファ１８０に出力される。次に、拡張記憶リ
ブライデータ格納バッファ１８０の出力は、メモリスキ
ャン回路１５０に入力される。
回路１４０で判定されると、そのリクエストのリクエス
トコード、アドＩ／スが選択回路８０から拡張記憶アク
セス・アドレス生成部１６０に入力される。次に、拡張
記憶アクセス・アドレス生成部１６０は、リクエストア
ドレスを更新しながら４ ｋＢ／８Ｂ−５１２回読み
出し要求とともに拡張記憶１９０に出力する。拡張記憶
１９０からのリプライデータは、拡張記憶リプライデー
タ格納バッファ１８０に出力される。次に、拡張記憶リ
ブライデータ格納バッファ１８０の出力は、メモリスキ
ャン回路１５０に入力される。
メモリスキャン回路１５０は、主記憶１００に対する書
き込み要求を生成し、書き込みアドレスを４ ｋＢ／
８Ｂ−５１２回更新しながら拡張記憶リブライデータ格
納バッファ１８０出力のリプライデータとともに主記憶
アクセス制御部９ｏに出力する。主記憶アクセス制御部
９０は、選択回路８０の出力がないときに限り、メモリ
スキャン回路１５０の出力を受け付け、主記憶１００に
対して書き込み要求を発生し、拡張記ｔｉｆ１９０のデ
ータを主記憶１００に転送する。
き込み要求を生成し、書き込みアドレスを４ ｋＢ／
８Ｂ−５１２回更新しながら拡張記憶リブライデータ格
納バッファ１８０出力のリプライデータとともに主記憶
アクセス制御部９ｏに出力する。主記憶アクセス制御部
９０は、選択回路８０の出力がないときに限り、メモリ
スキャン回路１５０の出力を受け付け、主記憶１００に
対して書き込み要求を発生し、拡張記ｔｉｆ１９０のデ
ータを主記憶１００に転送する。
［発明の効果］
以上説明したように本発明は、主記憶，拡張記憶間の転
送処理において、主記憶に対する処理部分を既存のメモ
リスキャン回路と共用化することにより、制御が簡略化
され、さらにＨＷｆｆｉが削減できるという効果がある
。
送処理において、主記憶に対する処理部分を既存のメモ
リスキャン回路と共用化することにより、制御が簡略化
され、さらにＨＷｆｆｉが削減できるという効果がある
。
第１図は本発明の一実施例による拡張記憶制御方式が適
用されるメモリアクセス制御装置の構成を示すブロック
図である。 １０・・・リクエスト受付ボート部、２０・・・装置Ａ
リクエスト受付バッファ、３０・・・装置Ｂリクエスト
受付バッファ、４０・・・装置Ｃリクエスト受付バッフ
ァ、５０・・・装置Ａバッファ読出しレジスタ、６０・
・・装置Ｂバッファ読出しレジスタ、７０・・装置Ｃバ
ッファ読出しレジスタ、７５・・・リクエスト処理部、
８０・・・選択回路、９０・・・主記憶アクセス制御部
、１００・・・主記憶、１１０・・・装置Ａリブライレ
ジスタ、１２０・・・装置Ｂリブライレジスタ、１３０
・・・装置Ｃリプライレジスタ、１４０・・・拡張記憶
アクセス判定回路、１５０・・・メモリスキャン回路、
１６０・・・拡張記憶アクセス・アドレス生成部、１７
０・・・主記憶リブライデータ格納バッファ、１８０・
・・拡張記憶リプライデータ格納バッファ、１９０・・
・拡張記憶。
用されるメモリアクセス制御装置の構成を示すブロック
図である。 １０・・・リクエスト受付ボート部、２０・・・装置Ａ
リクエスト受付バッファ、３０・・・装置Ｂリクエスト
受付バッファ、４０・・・装置Ｃリクエスト受付バッフ
ァ、５０・・・装置Ａバッファ読出しレジスタ、６０・
・・装置Ｂバッファ読出しレジスタ、７０・・装置Ｃバ
ッファ読出しレジスタ、７５・・・リクエスト処理部、
８０・・・選択回路、９０・・・主記憶アクセス制御部
、１００・・・主記憶、１１０・・・装置Ａリブライレ
ジスタ、１２０・・・装置Ｂリブライレジスタ、１３０
・・・装置Ｃリプライレジスタ、１４０・・・拡張記憶
アクセス判定回路、１５０・・・メモリスキャン回路、
１６０・・・拡張記憶アクセス・アドレス生成部、１７
０・・・主記憶リブライデータ格納バッファ、１８０・
・・拡張記憶リプライデータ格納バッファ、１９０・・
・拡張記憶。
Claims (1)
- 【特許請求の範囲】 １、複数の要求元と、主記憶装置と、拡張記憶装置とに
接続され、前記要求元からの前記主記憶装置へのアクセ
ス要求、前記主記憶装置から前記拡張記憶装置への第１
のデータ転送要求、及び前記拡張記憶装置から前記主記
憶装置への第２のデータ転送要求を含む要求に対する処
理を行うと共に、診断要求に応答して前記主記憶装置を
診断するメモリアクセス制御装置に於いて、 前記要求元からの複数の要求を受付け、１つの要求を選
択し、選択された要求を出力する選択手段と、 前記選択された要求が、前記アクセス要求であるか、前
記診断要求であるか、前記第１のデータ転送要求である
か、或いは前記第２のデータ転送要求であるかの判定を
行う判定手段と、 前記アクセス要求及び前記診断要求を受け、それぞれに
ついて前記主記憶装置に対する第１の読出し要求及び第
１の書込み要求を生成し、該生成された第１の読出し要
求及び第１の書込み要求を第１の要求アドレスとともに
前記主記憶装置に出力する主記憶アクセス手段と、 該主記憶アクセス手段に接続され、前記診断要求及び第
２の要求アドレス、ストアデータを受け、前記主記憶ア
クセス手段に対して前記第２の要求アドレスを複数回更
新し、更新後のアドレスとともに上記ストアデータの第
２の書込み要求を出力し、その後に、前記主記憶アクセ
ス手段に対して上記第２の書込み要求出力時と同一のア
ドレスに対して第２の読出し要求を出力し、それに対す
る前記主記憶装置からの第１のリプライデータを上記ス
トアデータと比較し、その一致、不一致から前記主記憶
装置の診断を行うメモリスキャン手段と、 前記判定手段により前記選択された要求が前記第１のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記主記憶装置への第３の読出し要求、アドレスを生
成し、該生成された第３の読出し要求、アドレスを前記
メモリスキャン手段へ出力する第１の出力手段と、 該第１の出力手段からの前記第３の読出し要求、アドレ
スを受けて前記メモリスキャン手段から前記主記憶アク
セス手段に出力された前記第３の出し要求に対する前記
主記憶装置からの第２のリプライデータを格納する第１
の格納手段と、 該第１の格納手段に格納された前記第２のリプライデー
タとともに前記拡張記憶装置に対し第３の書込み要求と
第３の要求アドレスを出力する第２の出力手段と、 前記判定手段により前記選択された要求が前記第２のデ
ータ転送要求と判定された場合に、該選択された要求か
ら前記拡張記憶装置への第４の読出し要求、アドレスを
生成し、該生成された第４の読出し要求、アドレスを前
記拡張記憶装置へ出力する第３の出力手段と、 該第３の出力手段からの前記第４の読出し要求、アドレ
スに対する前記拡張記憶装置からの第３のリプライデー
タを格納する第２の格納手段と、該第２の格納手段に格
納された前記第３のリプライデータとともに前記メモリ
スキャン手段に対し、第４の書込み要求及び第４の要求
アドレスを出力する第４の出力手段とを有し、 拡張記憶装置と主記憶装置間のデータ転送における主記
憶装置への読出し、書込み処理をメモリスキャン手段と
共用化して行うことを特徴とする拡張記憶制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053634A JP2684752B2 (ja) | 1989-03-08 | 1989-03-08 | 拡張記憶制御方式 |
| FR9002872A FR2644260B1 (fr) | 1989-03-08 | 1990-03-07 | Dispositif de commande d'acces en memoire pouvant proceder a une commande simple |
| US08/134,874 US5432923A (en) | 1989-03-08 | 1993-10-12 | Memory access control device capable of carrying out data transfer between main memory and expanded memory with simple control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1053634A JP2684752B2 (ja) | 1989-03-08 | 1989-03-08 | 拡張記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02234251A true JPH02234251A (ja) | 1990-09-17 |
| JP2684752B2 JP2684752B2 (ja) | 1997-12-03 |
Family
ID=12948336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1053634A Expired - Fee Related JP2684752B2 (ja) | 1989-03-08 | 1989-03-08 | 拡張記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2684752B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096148A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS5528501A (en) * | 1978-08-08 | 1980-02-29 | Nec Corp | Test system for memory device |
| JPS5713562A (en) * | 1980-06-27 | 1982-01-23 | Toshiba Corp | Control system of external memory |
| JPS5818647A (ja) * | 1981-07-27 | 1983-02-03 | Yokogawa Hokushin Electric Corp | 電子写真方法及び電子写真装置 |
| JPS6398052A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 記憶装置 |
-
1989
- 1989-03-08 JP JP1053634A patent/JP2684752B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096148A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS5528501A (en) * | 1978-08-08 | 1980-02-29 | Nec Corp | Test system for memory device |
| JPS5713562A (en) * | 1980-06-27 | 1982-01-23 | Toshiba Corp | Control system of external memory |
| JPS5818647A (ja) * | 1981-07-27 | 1983-02-03 | Yokogawa Hokushin Electric Corp | 電子写真方法及び電子写真装置 |
| JPS6398052A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2684752B2 (ja) | 1997-12-03 |
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Legal Events
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|---|---|---|---|
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