JPH0354636A - エラー訂正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエラー訂正方式、特に、制御記憶のエラー訂正
方式に関する。

〔従来の技術〕

従来、この種のエラー訂正方式は、読み出したマイクロ
プログラムデータをバリティチェックし、ハードウェア
エラーとするだけで訂正を行わないものか、パリティエ
ラーによって再読み出しを行うか、または、ＥＣＣを付
加し１ビットエラーの訂正のみを行い２ビット以上のエ
ラー時にはノ）一ドウェアエラーとし処理を中断してし
まっていた．〔発明が解決しようとする課題〕 前述した従来のエラー訂正方式では、バリテイチェック
であるとエラー訂正は不可能でありＥＣＣ方式であれば
、１ビットエラーは訂正可能であるが、２ビット以上の
エラーになると訂正不可または誤訂正をしてしまうとい
う欠点がある。

〔課題を解決するための手段〕

本発明のエラー訂正方式は、制御記憶内をＮワードで構
成されるＭ個のブロックに分けて認識し、ブロック内の
ＮワードのデータとしてＮ−１ワードのマイクロプログ
ラムデータと、Ｎワード目としてＮ−１ワードのマイク
ロプログラムデータのワード方向に対し各ビットの排他
的論理和をとったパリテイワードを１ワードあらかじめ
格納しておくことと、エラー発生アドレスを含む制御記
憶内ブロックを１ワードずつパリティワードを生或しな
がらプログラムレジスタに格納する為のパリティワード
生或回路と、制御記憶内ブロックのデータをすべて読み
出す為のアドレスやウェイト信号及びエラー訂正フェー
ズ信号等によってエラー処理を制御するエラー処理制御
回路を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明一実施を示すブロック図である。

制御記憶ｌＯはマイクロプｐグラムデー！を格納するも
のであり内部はＮワードのブロックがＭ＝５個集って構
成されている。それぞれのブロックはＮ−１ワードのマ
イクロプログラムデータと、Ｎワード目としてＮ−１ワ
ードのマイクロプログラムデータをワード方向にそれぞ
れのビットに対し排他的論理和をとったパリテイワード
１ワードの合わせてＮワードによって構成されている。

制御記憶１０の内容はネクストアドレス２３によって読
み出される。ネクストアドレス２３はネクストアドレス
生成回路１６から出力される．ネクストアドレス生成回
路１６では、通常エラーを発生していない場合にはアド
レスレジスタｌ５に格納されているカレントアドレス２
６と、プログラムレジスタ１２に格納されているマイク
ロプログラム２２によってネクストアドレス２３を生或
するが、エラーが発生した場合にはアドレスレジスタ１
５にエラー発生アドレスが保持され、このエラー発生ア
ドレスと、エラー処理制御回路１４から出力されるアド
レス制御信号２４によってエラー発生アドレスを含む制
御記憶１０内のブロックを構成するマイクロプログラム
データ及びパリティワードを読み出す為のアドレスをネ
クストアドレス２３として出力する。

ネクストアドレス２３によって読み出されたリードデー
タ２０は、パリテイワード生成回路ｌ１を通してプログ
ラムレジスタ１２に格納され、格納されたマイクロプロ
グラム２２は、エラー検出回路ｌ３でエラーチェックさ
れ、エラーがあればエラー信号２８を通してエラー処理
制御回路１４に報告される。

エラー信号２８を受信したエラー処理制御回路１４は、
エラー発生のタイミングからエラー訂正完了までの間の
実行を抑止する為にウェイト信号２５を出力し同時にエ
ラー訂正フェーズ信号２７をパリテイワード生成回路ｌ
１に出力する。また、エラー発生アドレスを含む制御記
憶内ブロックを構成するデータを読み出す為にアドレス
制御信号２４をネクストアドレス生成回路ｌ６に出力す
る。

パリティワード生成回路１１は、エラー訂正フェーズ信
号２７によってプログラムレジスタｌ２の出力であるマ
イクロプログラム２２人力を有効とし、次々に読み出さ
れる制御記憶１０内にブロックを構成するデータと排他
的論理和をとってプログラムレジスタ１２に格納する。

上記の方式で制御記憶内ブロックを構成するＮワードの
データをすべて読み出し、読み出しデータとプログラム
レジスタ１２に格納されているデータと各ビットごとに
排他的論理和をとっていくことによりエラーしたワード
以外のすべてのワードを読み出し、プログラムレジスタ
ｌ２に格納すると、制御記憶内プロ，クに格納されてい
るマイクロプログラムデータとブロックのパリティワー
ドと関係からプログラムレジスタ１２にはエラービット
情報が生成される。

このエラーピット情報とエラー発生したマイクロプログ
ラムデータを再読み出しし、排他的論理和をとることに
よってデータを訂正することが可能となる． 表１のパターン表にあるＮ＝８でビ，ト幅９（パリティ
ピットを含む）の場合を例題としてエラー訂正過程を説
明する。

表１のワード０をプログラムレジスタ１２に格納した時
点でビット０が反転してエラーが生じていたとするとエ
ラー検出回路１３がエラー信号２８をエラー処理制御回
路１４に報告する。

エラー処理制御回路ｌ４はウェイト信号２５を送出する
と同時にエラー訂正フェーズ信号２７及びアドレス制御
信号２４をパリテイワード生成回路１１及びネクストア
ドレス生或回路１６に対して送出する。

ネクストアドレス生成回路１６からはネクストアドレス
２３としてワード０，ワードｌ，ワード２，ワード３，
ワード４，ワード５，ワード６，ワード７のアドレスを
順次出力する。

この時パリティワード生成回路１１ではプログラムレジ
スタ１２の内容と制御記憶ｌＯから順次読み出されたリ
ードデータ２０とを排他的論理和をとりながらプログラ
ムレジスタ１２にセットする。

この過程を表２は表わしている。Ｎ＝８ワードでステッ
プ７まで実行するとエラーを起こしていたワード０のビ
ットＯが訂正されプログラムレジスタに格納されている
。

表−１ 裏−２ 〔発明の効果〕 以上説明したように本発明はデータ処理装置のマイクロ
プログラムシーケンス制御部において、Ｍ個のプロ，ク
に認識され、各ブロックがＮ−１ワードのマイクロプロ
グラムデータと、それらＮ一１ワードのマイクロプログ
ラムデータをワード方向に各ビットに対し排他的論理和
をとったパリテイワード１ワードの計Ｎワードによって
構成される制御記憶と、エラー発生時にエラー信号を受
けエラー処理を制御するエラー処理制御回路と、該エラ
ー処理制御回路の指示によりエラー発生時に制御記憶か
ら読み出したマイクロプログラムデータとプログラムレ
ジスタ内のデータとの排他的論理和を取りプログラムレ
ジスタに格納するパリテイワード生成回路とエラー処理
制御回路からの指示でエラー発生アドレスを含む制御記
憶内ブロックのすべてのワードを読み出す為にネクスト
アドレスをラウンドさせる機能を有するネクストアドレ
ス生成回路を備え、エラー発生アドレス以外のブロック
内でマイクロプログラムデータ及びパリテイワードを読
み出しパリテイワード生成回路を通すことによってプロ
グラムレジスタにエラービット情報を生成し、このエラ
ービット情報と再読み出したエラー発生データを排他的
論理和をとることによってエラーを訂正することが可能
とたる。

これによりマイクロプログラムデータの訂正が複数ビッ
トのエラーでも可能となる。従ってハードウェアの信頼
性が向上するという効果がある。

特に記憶素子のα線による単一ビットの障害（ソフトエ
ラー）に対して前述した効果が大きく期待できる。また
、読み出しデータに関しバリティチェックによるエラー
検出だけを行っている装置については、ＥＣＣチェック
回路より少ないハードウェア量でエラーの訂正が行える
という効果もある。

【図面の簡単な説明】

第１図は本発明一実施例を示すブロック図である。 ＩＯ・・・・・・制御記憶、１１・・・・・・パリテイ
ワード生成回路、１２・・・・・・プログラムレジスタ
、１３・・・・・・エラー検出回路、ｌ４・・・・・・
エラー処理制御回路、１５・・・・・・アドレスレジス
タ、１６・・・・・・ネクストアドレス生成回路、２０
・・・・・・リードデータ、２１・・・・・・バリティ
フード、２２・・・・・・マイクロプμグラム、２３・
・・・・・ネクストアドレス、２４・・・・・・アドレ
ス制御信号、２５・・・・・・ウェイト信号、２６・・
・・・・カレントアドレス、２７・・・・・・エラー訂
正フェーズ信号、２８・・・・・・エラー信号。

Claims (1)

【特許請求の範囲】
1. マイクロプログラムと現在のアドレスからネクストアド
   レスを生成するネクストアドレス生成回路と、該ネクス
   トアドレス生成回路出力のネクストアドレスによってア
   クセスされる制御記憶と、該制御記憶から読み出したマ
   イクロプログラムを格納するプログラムレジスタによっ
   て構成されるデータ処理装置のプログラムシーケンス制
   御部において、前記プログラムレジスタ出力のマイクロ
   プログラムのエラー検出回路と、該エラー検出回路出力
   のエラー信号を受けてエラー訂正処理を制御するエラー
   処理制御回路と、該エラー処理制御回路出力の１つであ
   るエラー訂正フェーズを示す信号を受け、前記制御記憶
   読み出しデータと、前記プログラムレジスタ出力との各
   ビットごとの排他的論理和をとってパリテイワードを生
   成するパリテイワード生成回路を備え、前記制御記憶内
   部はＮワードＭ個のブロックとして記憶され該Ｍ個のブ
   ロックはそれぞれＮ−１ワードのマイクロプログラムデ
   ータとＮワード目として該Ｎ−１ワードの各マイクロプ
   ログラムデータのワード方向に対し、各ビットの排他的
   論理和をとったりパリテイワード１ワードによって構成
   され、前記エラー訂正フェーズの間にエラーを発生した
   アドレスを含む制御記憶内ブロック中のマイクロプログ
   ラムデータを読み出し前記パリテイワード生成回路を通
   してプログラムレジスタに格納することを前記ネクスト
   アドレスをラウンドし１ワードずつＮワードすべてに対
   し行うことにより、Ｎワードのワード方向に対し各ビッ
   トの排他的論理和をとって訂正データを得ることを特徴
   とするエラー訂正方式。