JP2002042488A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Abstract

(57)【要約】 （修正有） 【課題】 半導体記憶装置においてＥＣＣセルをワード
線遠端部に配置した場合、スピード不良の原因解析の
為、ＥＣＣセルを測定したいが、外部から容易に測定で
きない。 【解決手段】 ＥＣＣセルＰ１を、Ｘデコード回路３に
対して、ワード線６の遠端部以外のセルアレイの中央部
に配置する。入力回路１よりアドレスが入力されるとＸ
デコード回路３とＹデコード回路２より任意のワード線
とディジット線が選択される。メモリセルは本セルＤ
０、Ｄ１とＥＣＣセルＰ１で構成され、選択された１本
のワード線６と複数のディジット線の交点のセルデータ
が出力される。セルデータは各センスアンプ５よりＥＣ
Ｃ演算回路４に送られパリティチェックを受ける。これ
により、通常１ワード線あたり１ビットの本セルデータ
の不良までなら、正しい期待値に訂正される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にＥＣＣ方式の救済回路の配置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の大容量化に伴
い、メモリセルの不良を救済する救済回路の搭載は不可
欠なものになってきている。救済回路には代表的なもの
に、リダンダンシーセル方式とＥＣＣセル方式がある。
リダンダンシーセル方式は本セルと予備のメモリセルを
持ち、本セルに不良があった場合、デジット線もしくは
ワード線単位で不良メモリセルを予備のセルに切換え、
予備セルで不良メモリセルのデータを読み書きできるよ
うにしている。この救済方式は、セルデータを半導体記
憶装置製造後に書き込むことが可能なＲＡＭ方式のメモ
リセルが用いられる。
【０００３】これに対してＥＣＣセル方式の救済方法
は、本セルとパリティセルを持っている。救済方法は、
ＥＣＣ演算により本セルとＥＣＣセルの出力データのＯ
Ｒが必ず１（奇数パリティ）もしくは０（偶数パリテ
ィ）になる様にパリティセルの値で調整しておき、ＥＣ
Ｃ演算の結果がそれ以外になった場合、ＥＣＣ演算回路
で間違った出力データを誤り訂正し出力する。この救済
方式は、半導体記憶装置の製造時にセルにデータを書き
込まれる読み出し専用メモリで用いられる。
【０００４】これら救済方式の内、リダンダンシーセル
方式はＲＡＭ、ＥＣＣセル方式はＲＯＭでよく用いられ
る。これは、ＲＡＭ関係でＥＣＣ方式の救済回路を使用
した場合、ＲＡＭは使用状況によって本セルに書き込ま
れるデータの中身が変わるのでパリティセルの中身をそ
れに応じて変える為に演算回路が必要になり、回路規模
が非常に大きくなる。逆にＲＯＭでリダンダンシーセル
方式の救済を使おうとした場合、ＲＯＭではチップの製
造過程でセルデータを書き込む為、切換用のリダンダン
シーセルは本セルと同等の物が最低でも２倍以上必要に
なりチップサイズが大きくなる。
【０００５】これらの救済方式で、本発明のようにＥＣ
Ｃ方式の救済回路を使い救済を行う場合、ＥＣＣセルを
ワード線遠端部に配置する従来のセル構成ではセル読み
出しスピードワーストを外部から測定できないという問
題がある。
【０００６】その理由は、まずＥＣＣセル方式の救済方
法を使用するＲＯＭ等は短い周期での製品開発を実現す
る為、異なる容量の製品を開発する際に、例えば１２８
Ｍ←６４Ｍ→３２Ｍのようにセルのアレイ構成は変えず
にアレイ数を変更し、周辺の回路を全て流用することで
開発期間の短縮を実現している。この時、メモリ容量の
少ない製品ではＥＣＣセル方式の救済が必要ない為、チ
ップ面積に対して、救済回路関係のセル及び回路の面積
割合が大きくなる為、ウエハー有効ペレット数と救済率
を考慮すると、ＥＣＣセル方式の救済を入れない方が歩
留まりが上がる、不必要な場合は容易に取り外しが可能
になるようにメモリセルの最外部にＥＣＣセルを配置し
ていた。しかし、現在の製品のメモリ容量は、以前に比
べ大容量になってきている為、救済回路は不可欠になっ
ている。その為、ＥＣＣセルをメモリセル最外部に配置
する必要性は薄れてきた。
【０００７】つぎに、セルの読み出しスピードは、本セ
ルとＥＣＣセルのデータをＥＣＣ演算回路でチェックし
ている為、どちらか遅い方のスピードによって決定され
る。
【０００８】さらに、ワード線の遠端部はＸデコード近
傍側に比べ立ち上がりが遅くなる為、セルの読み出しス
ピードが遅い。これは通常、ワード線が選択され、本セ
ル部、ＥＣＣセル部のセルが選択される時、セルが選択
されるまでの時間は、選択されたセルがＸデコーダより
遠くなるほど遅くなる。その為、選択されたセルＡ（Ｅ
ＣＣセル）はセルＢ、Ｃ（本セル）比べ、選択され、Ｅ
ＣＣ演算回路に送られるまでの時間が遅くなる。この
為、セルデータの出力時間はセルＡ（ＥＣＣセル）の出
力時間で決定される。（図３参照）また、外部より本セ
ル、ＥＣＣセルのセル読み出しスピード調べようとした
場合、本セルはＥＣＣ救済を解除することで調べること
ができる。しかし、ＥＣＣセルのセル読み出しスピード
はＥＣＣセルのデータのみを出力することは通常できな
い為、調べることができない。なお、ＥＣＣセルのデー
タは本セルデータ内容によって決まる演算結果であり、
外部から容易に特定できない。
【０００９】また、他にも図４のようにＥＣＣセル部Ｐ
１を本セル部と完全に切り離し、別に動作させるという
方法もある。しかしこれはセル選択の際、本セルとＥＣ
Ｃセルを選択するのに２倍のワード線とＸデコーダ等が
必要となり、それに伴う回路規模の増大となる。
【００１０】最後に、図５のように、本セルのデータ
は、ＥＣＣ救済を解除すれば本セル読み出しスピードを
外部から測定できるが、ＥＣＣセルのデータは、ＥＣＣ
演算のみに使用され外部に出力されない為、外部から測
定できない。また、あらかじめ、外部に出力する為の回
路を組み込んでおけば、回路規模が大きくなる。
【００１１】以上の理由により、ＥＣＣセルをワード線
遠端部に配置した場合、スピード不良の原因解析の為、
ＥＣＣセルを測定したいが、外部から容易に測定できな
いという問題が起こる。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、ＥＣＣセルをワード線遠端部に配
置した場合、スピード不良の原因解析の為、ＥＣＣセル
を測定したいが、外部から容易に測定できないという欠
点がある。
【００１３】したがって、本発明の目的は、ＥＣＣ方式
の救済回路を持つ半導体記憶装置において、ＥＣＣセル
をメモリセルのワード線遠端部以外に配置することによ
り、セル読み出しスピードのワーストを外部から測定で
きるようにすることに有る。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルアレイの中央にＥＣＣセルを配置するＥ
ＣＣ方式の救済回路を有することを特徴とする。また、
Ｘデコーダの近端部にＥＣＣセルを配置するＥＣＣ方式
の救済回路を有する。また、Ｘデコーダの遠端部以外に
ＥＣＣセルを配置するＥＣＣ方式の救済回路を有するこ
とを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施形態の構成を
示すレイアウト図である。図１に示されるように、本実
施形態は、入力回路１よりアドレスが入力されるとＸデ
コード回路３とＹデコード回路２より任意のワード線と
デジット線が選択される。メモリセルは本セルＤ０、Ｄ
１とＥＣＣセルＰ１で構成され、選択された１本のワー
ド線６と複数のデジット線の交点のセルデータが出力さ
れる。セルデータは各センスアンプ５よりＥＣＣ演算回
路４に送られパリティチェックを受ける。これにより、
通常１ワード線あたり１ビットの本セルデータの不良ま
でなら、正しい期待値に訂正される。その後、出力回路
７に送られ、外部に出力される。
【００１６】発明の形態ではＥＣＣセルＰ１の配置場所
は、図１、ではＸデコード回路３に対してワード線６の
遠端部以外のセルアレイの中央部に配置し、あるいは図
２ではセルアレイの辺端部に配置している、すなわちＸ
デコード回路側に配置される。このＥＣＣセルの配置場
所をメモリセルの中央と限定した場合、発明の実形態に
述べた効果の他に、欠陥救済の向上による製品歩留まり
の向上も見込まれる。これは、メモリセルの中央部はそ
の辺端部に比べプロセスマージンが大きくそのセルが不
良となる確立が辺端部に比べ低い為、たとえ本セルに不
良が増えたとしてもそれを救済できる割合が増える為で
ある。
【００１７】不具合を回避する為、本発明ではＥＣＣセ
ルＰ１を図１、または、図２のようにセル読み出しスピ
ードのワーストとなり得ない場所、即ち、Ｘデコード回
路に対してワード線遠端部以外、に配置した。これによ
りセル読み出しスピードのワーストとなる場所に本セル
Ｄ１が配置され、この場所のセル読み出しスピードが外
部から測定できる。
【００１８】また、効果確認のため読み出しデータがＥ
ＣＣ回路をパスできる構成をとってもよい。
【００１９】
【発明の効果】以上説明したように、本発明は、図１を
例にして説明するとＥＣＣセルＰ１をメモリセル中央、
即ち本セルＤ０、本セルＤ１の間に配置することにあ
る。または、図２のようにＥＣＣセルＰ１をＸデコード
回路と本セルＤ０、Ｄ１の間に配置しても良い。これら
の配置法によりＥＣＣセルＰ１がセル読み出しスピード
のワーストとなることを防ぎ、セル読み出しスピードの
ワーストが外部から測定できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示すレイアウ
ト図である。
【図２】本発明の第２の実施形態の構成をを示すレイア
ウト図である。
【図３】従来の１実施形態におけるレイアウト図であ
る。
【図４】従来の１実施形態の構成を示すレイアウト図で
ある。
【図５】従来のＥＣＣ演算回路の構成を示すブロック図
である。
【符号の説明】
１ 入力回路 ２ Ｙデコード回路 ３ Ｘデコード回路 ４ ＥＣＣ演算回路 ５ センスアンプ ６ ワード線 ７ 出力回路 Ｄ０，Ｄ１ 本セル Ｐ１ ＥＣＣセル

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイの中央にＥＣＣセルを
    配置するＥＣＣ方式の救済回路を有する半導体記憶装
    置。
  2. 【請求項２】 Ｘデコーダの近端部にＥＣＣセルを配置
    するＥＣＣ方式の救済回路を有する半導体記憶装置。
  3. 【請求項３】 Ｘデコーダの遠端部以外にＥＣＣセルを
    配置するＥＣＣ方式の救済回路を有する半導体記憶装
    置。
  4. 【請求項４】 前記ＥＣＣセルは、ＲＡＭセルで構成さ
    れることを特徴とする請求項１、２記載の半導体記憶装
    置。
  5. 【請求項５】 前記ＥＣＣセルは、ＲＯＭセルで構成さ
    れることを特徴とする請求項１、２記載の半導体記憶装
    置。
  6. 【請求項６】 テスト信号を入力することにより読み出
    しデータがＥＣＣ回路をパスすることを特徴とする請求
    項１乃至５の半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934203B2 (en) 2003-05-12 2005-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device for improving redundancy efficiency
US7464309B2 (en) 2003-12-08 2008-12-09 Samsung Electronics Co., Ltd. Method and apparatus for testing semiconductor memory device and related testing methods
US7949928B2 (en) 2006-11-03 2011-05-24 Samsung Electronics Co., Ltd. Semiconductor memory device and data error detection and correction method of the same

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7251767B2 (en) * 2000-07-31 2007-07-31 Siemens Aktiengesellschaft Method for correcting errors in a packet-oriented data transmission
KR100959685B1 (ko) * 2003-10-07 2010-05-26 엘지디스플레이 주식회사 백라이트 고정 어셈블리
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US20060010339A1 (en) * 2004-06-24 2006-01-12 Klein Dean A Memory system and method having selective ECC during low power refresh
US7340668B2 (en) * 2004-06-25 2008-03-04 Micron Technology, Inc. Low power cost-effective ECC memory system and method
US7116602B2 (en) * 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US6965537B1 (en) * 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
JP2006190425A (ja) * 2005-01-07 2006-07-20 Nec Electronics Corp 半導体記憶装置
US20060265636A1 (en) * 2005-05-19 2006-11-23 Klaus Hummler Optimized testing of on-chip error correction circuit
US7373583B2 (en) 2005-05-19 2008-05-13 Infineon Technologies North America Corp. ECC flag for testing on-chip error correction circuit
US9459960B2 (en) 2005-06-03 2016-10-04 Rambus Inc. Controller device for use with electrically erasable programmable memory chip with error detection and retry modes of operation
US7831882B2 (en) 2005-06-03 2010-11-09 Rambus Inc. Memory system with error detection and retry modes of operation
US8074153B2 (en) * 2005-12-12 2011-12-06 Mediatek Inc. Error correction devices and correction methods
US7802169B2 (en) * 2005-12-12 2010-09-21 Mediatek Inc. Error correction devices and correction methods
US7562285B2 (en) 2006-01-11 2009-07-14 Rambus Inc. Unidirectional error code transfer for a bidirectional data link
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
WO2007132457A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
US8352805B2 (en) 2006-05-18 2013-01-08 Rambus Inc. Memory error detection
US20070271495A1 (en) * 2006-05-18 2007-11-22 Ian Shaeffer System to detect and identify errors in control information, read data and/or write data
US7779334B2 (en) * 2006-06-26 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory having an ECC system
US7894289B2 (en) * 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US8151163B2 (en) * 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US8151166B2 (en) * 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7840876B2 (en) * 2007-02-20 2010-11-23 Qimonda Ag Power savings for memory with error correction mode
KR20080080882A (ko) * 2007-03-02 2008-09-05 삼성전자주식회사 Ｅｃｃ용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법
WO2008111058A2 (en) 2007-03-12 2008-09-18 Anobit Technologies Ltd. Adaptive estimation of memory cell read thresholds
KR100852193B1 (ko) * 2007-05-02 2008-08-13 삼성전자주식회사 오류 제어 코드 장치 및 그 방법
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
JP2009104757A (ja) * 2007-10-02 2009-05-14 Panasonic Corp 半導体記憶装置
WO2009050703A2 (en) 2007-10-19 2009-04-23 Anobit Technologies Data storage in analog memory cell arrays having erase failures
KR101509836B1 (ko) 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8493783B2 (en) 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
US8321758B2 (en) * 2008-08-05 2012-11-27 Advanced Micro Devices, Inc. Data error correction device and methods thereof
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) * 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US9787501B2 (en) 2009-12-23 2017-10-10 Pismo Labs Technology Limited Methods and systems for transmitting packets through aggregated end-to-end connection
US10218467B2 (en) 2009-12-23 2019-02-26 Pismo Labs Technology Limited Methods and systems for managing error correction mode
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8572311B1 (en) 2010-01-11 2013-10-29 Apple Inc. Redundant data storage in multi-die memory systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8493781B1 (en) 2010-08-12 2013-07-23 Apple Inc. Interference mitigation using individual word line erasure operations
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US9009562B2 (en) * 2013-01-30 2015-04-14 Hewlett-Packard Development Company, L.P. Providing memory protection using a modified error correction code
US10116336B2 (en) * 2014-06-13 2018-10-30 Sandisk Technologies Llc Error correcting code adjustment for a data storage device
KR102636039B1 (ko) * 2016-05-12 2024-02-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법 및 카피백 방법
US10445199B2 (en) * 2016-12-22 2019-10-15 Western Digital Technologies, Inc. Bad page management in storage devices
EP3776207B1 (en) 2018-03-26 2023-08-09 Rambus Inc. Command/address channel error detection
US11200118B2 (en) 2019-08-29 2021-12-14 Micron Technology, Inc. Semiconductor device with modified command and associated methods and systems
US11042436B2 (en) 2019-08-29 2021-06-22 Micron Technology, Inc. Semiconductor device with modified access and associated methods and systems
US10963336B2 (en) * 2019-08-29 2021-03-30 Micron Technology, Inc. Semiconductor device with user defined operations and associated methods and systems
US11263078B2 (en) 2019-12-31 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for error correction
CN112466380B (zh) * 2020-12-11 2023-08-11 西安紫光国芯半导体有限公司 存储器及其存储方法
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS623498A (ja) 1985-06-28 1987-01-09 Mitsubishi Electric Corp オンチツプｅｃｃ回路付半導体記憶装置
JPH04335300A (ja) 1991-05-10 1992-11-24 Mitsubishi Electric Corp 半導体メモリ装置
KR950003013B1 (ko) 1992-03-30 1995-03-29 삼성전자 주식회사 틀림정정회로를 가지는 이이피롬
KR960000681B1 (ko) * 1992-11-23 1996-01-11 삼성전자주식회사 반도체메모리장치 및 그 메모리쎌 어레이 배열방법
JPH06338199A (ja) 1993-05-27 1994-12-06 Hitachi Ltd 半導体記憶装置
JPH08222639A (ja) 1995-02-13 1996-08-30 Hitachi Ltd 半導体装置
JP3941149B2 (ja) 1996-12-03 2007-07-04 ソニー株式会社 半導体不揮発性記憶装置
US6070262A (en) * 1997-04-04 2000-05-30 International Business Machines Corporation Reconfigurable I/O DRAM
JPH10326497A (ja) 1997-05-26 1998-12-08 Hitachi Ltd 半導体記憶装置
KR19990024776A (ko) * 1997-09-08 1999-04-06 윤종용 오류 점검/정정 회로의 디세이블 회로를 갖는 반도체 장치
US6216247B1 (en) * 1998-05-29 2001-04-10 Intel Corporation 32-bit mode for a 64-bit ECC capable memory subsystem
US6279072B1 (en) * 1999-07-22 2001-08-21 Micron Technology, Inc. Reconfigurable memory with selectable error correction storage

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6934203B2 (en) 2003-05-12 2005-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device for improving redundancy efficiency
US7464309B2 (en) 2003-12-08 2008-12-09 Samsung Electronics Co., Ltd. Method and apparatus for testing semiconductor memory device and related testing methods
US7949928B2 (en) 2006-11-03 2011-05-24 Samsung Electronics Co., Ltd. Semiconductor memory device and data error detection and correction method of the same

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