TW556203B - Semiconductor memory device having ECC type error recovery circuit - Google Patents

Description

556203 五、發明説明（1 ) (發明領域） 本發明大體上係關於半導體記憶裝置，更具體的說 ，係關於具有檢錯及校正（ECC)型之錯誤回復電路之半 導體記憶裝置，其中改良了 ECC胞在記憶胞陣列內之 配置。 (發明之背景） 隨著半導體記憶裝置之記憶容量之增加，無可避免 需使用晶片上（on-chip)錯誤回復電路俾回復或消除不良 記憶胞之錯誤。典型之錯誤回復電路包含雙重 (redundancy)胞型錯誤回復電路及ECC型（或ECC胞型） 錯誤回復電路。 具有雙重胞型錯誤回復電路之半導體記憶裝置具有 正規記憶胞及備份（spare)或雙重記憶胞。當送至記憶體 裝置之地址彳g號係選擇其上有一個或多個記憶胞異常之 線’亦即數位（位元）線或句線，時雙重線（redundant line)用之地址解碼器即啓動備份線以替代其上有一個 或多個記憶胞異常之線。藉此，可用數位線或句線藉備 份之一個或多個記憶胞取代異常之一個或多個記憶胞， 而異常之一個或多個記憶胞之資料能被寫入或讀自備份 之一個或多個記憶胞。雙重胞型錯誤回復電路係使用於 隨機存取記憶體（RAM)型之半導體記憶裝置上，其中， 能在製造半導體記憶裝置後才將胞資料寫入記憶體裝置。 他方面，具有ECC型錯誤回復電路之半導體記憶裝 置包含用於貯存資料位元之正規記憶胞及用於貯存檢r杳 556203 五、發明説明（2 ) 位元（check bits)之同位（parity)胞或ECC胞。於ECC 型錯誤回復電路上，貯存於ECC胞之檢查資料係藉 ECC運算或ECC邏輯事先被調整俾從正規胞之輸出資 料及從ECC胞輸出之資料之或斥閘（EOR)運算，亦即， ECC運算之結果係總是成爲事先決定之値。例如，事 先決定値若爲奇數同位檢錯系統時可爲” 1”，而在偶數 同位檢錯系統時可爲”〇”。ECC胞之位元數量係依所需 之錯誤檢查及校正性能而選定。當從記憶體裝置讀出資 料時ECC邏輯即執行ECC運算以檢查ECC動作之結果 。如果ECC動作之結果，其値變成不是事先決定之値 時ECC邏輯則校正異常之資料並輸出校正後之ECC句 至，例如，處理器。ECC型錯誤回復電路係經常使用 於唯讀記憶體（ROM)型之半導體記憶裝置，其中，在製 造半導體記憶裝置期間可將胞資料寫入記憶體裝置。這 種方式，在這些錯誤回復電路中，雙重胞型錯誤回復電 路係常使用於RAM裝置，而ECC型錯誤回復電路係經 常使用於ROM裝置。此係因爲，當ECC型錯誤回復電 路使用於RAM裝置時RAM之電路規模即會變成非常 大。於RAM裝置上，寫入及貯存於正規胞之資料內涵 可依使用之RAM裝置之情況而定。因此，需要使用依 在正規胞上之資料內涵而改變ECC胞之內涵之運算電 路。 相反地，當雙重胞型錯誤回復電路使用於ROM裝置 時ROM之晶片尺寸即變大。於ROM裝置上，在製造 -4- 556203 五'發明説明（3) 其之晶片階段期間所有資料即被寫入R0M裝置。因此 ’記憶體製造廠爲了送交用備份之記憶胞更換所有之不 良胞之記憶裝置，用於更換正規胞之備份胞至少應有與 正規胞記憶容量相同之記憶容量。從而，晶片尺寸變大 〇 使用E C C型錯誤回復電路之傳統記憶裝置具有下述 之缺點：亦即，具有ECC型之錯誤回復電路之傳統記 憶裝置之結構，ECC胞係配置在句線對X解碼器之最 遠端。於這種傳統之記憶裝置上，不可能從外部正確地 測定胞資料之最慢讀出速度。 其理由如下。第1，對諸如使用ECC型錯誤回復電 路之ROM裝置等，當開發具有各種記憶容量之記憶裝 置時每個記憶胞陣列單元之結構不變但記憶胞陣列單元 之數量則依所需之記憶容量改變，俾於短期間內開發記 憶裝置。例如，要開發之記憶裝置之記憶體容量設若定 爲 128Mbits，64 Mbits，32 Mbits 等等。這種情形，具 有64 Mbits記憶容量之記憶裝置相較於具有32 Mbits 記憶容量之記憶裝置係使用兩倍數量之記憶胞陣列單元 。具有12 8 Mbits記憶容量之記憶裝置相較於具有64 Mbits記憶容量之記憶裝置係使兩倍數量之記憶胞陣歹IJ 單元。另外，具有相同電路結構之週邊電路係共用於具 有各種記憶容量之記憶裝置上。 這種情形，具有非常小之記憶容量之記憶裝置， ECC型錯誤回復電路常被省略。這是因在具有非常小 556203 五、發明説明（4) 記憶容量之記憶裝置上，若用ECC型錯誤回復電路時 包含記憶胞及與錯誤回復電路有關聯之電路相較於記憶 裝置之總晶片面積係變成相當大之故。因此，當考慮半 導體晶圓內之有效小九之數目及ECC型錯誤回復電路 之錯誤回復率時記憶體晶片未含有ECC型錯誤回復電 路有時比含有ECC型錯誤回復電路者有較大之製造良 品率。如此，在傳統之記憶裝置上，ECC胞係配置在 記憶胞陣列之外側部俾在不需要ECC胞之記憶裝置上 容易從記憶胞陣列省去ECC胞。但是，最近之記憶裝 置，記憶容量變成比以往者大，及如上述之錯誤回復電 路之ECC型錯誤回復電路也因此變成爲記憶裝置之重 要部件。從而將ECC胞配置在記憶胞陣列之最外部之 需求逐變小。 於具有ECC型錯誤回復電路之記憶裝置，每個記憶 胞之讀出速度係受限於正規胞或具有較低讀出速度之 ECC胞之速度。這是因從正規胞讀出之資料及從ECC 胞讀出之資料係被ECC運算電路運算及檢查之故。 另外，句選擇信號之上昇（下降）時間，相較於句線對 X地址解碼器側之近端部，在句線之遠部則變慢，因此 在句線之遠端部胞資料之讀出速度變緩。 第3圖係爲示出具有ECC型錯誤回復電路之傳統記 憶裝置之示意結構之方塊圖。第3圖之記憶裝置包含具 有大量之記憶胞之記億體陣列1 0c(未圖示），這些記憶 胞係配置成矩陣且每個記憶胞配置在句線6及數位 556203 五、發明説明（5) 線8之交叉點上。第3圖之記憶裝置另包含輸入電路1 ’ Y地址解碼器（或Y地址解碼電路：YDC)2，X地址 解碼器（或X地址解碼電路：X D C) 3，E C C運算電路4 ，偵測放大器方塊（SA)5，及輸出電路7。 記憶胞陣列1 〇c含有正規胞陣列部份D0和D 1及 ECC胞陣列部份P 1。ECC胞陣列部份P 1係配置在距X 解碼器3之遠端部。輸入電路1含有，例如，多數之緩 衝器電路，其接收指定記憶胞之輸入地址資料信號，進 而自該記憶胞擷取資料。輸入地址資料信號係被分成分 別供給至X解碼器3及Y解碼器2之X地址資料信號 及Y地址資料信號。X地址解碼器3對自輸入電路1 供給之X地址資料信號予以解碼俾產生選擇句線用之 句線選擇信號。Y地址解碼器2對自輸入電路1供給之 Y地址資料信號予以解碼俾產生選擇數位線用之數位線 選擇信號。ECC運算電路4包含諸如或斥電路等之邏 輯電路，並執行以往技術上已知之偵錯及校正。 第3圖所示之記憶裝置，當句線6被X解碼器3選 擇及，例如，正規胞陣列部份D0和D 1之記憶胞B及 C，及ECC胞陣列部份P1之記憶胞A被Y解碼器2選 擇時選定一個胞所需之時間係依被選定之胞的位置距X 地址解碼器3愈遠而愈長。因此，於第3圖上，選擇胞 A，亦即ECC胞，及傳送被選定之胞A之資料至ECC 運算電路4所需之時間變成比選擇每個胞B及C，亦 即每個正規胞，及傳送每個被選定之胞B及C之 556203 五、發明説明（6) 資料至ECC運算電路4所需之時間長。因此，自被選 定之句線輸出資料之時間係決定於或受限於從記憶胞A ，亦即ECC胞，輸出資料之時間。 另外，若要檢查或測定胞資料之讀出速度時能停止 (disabling)ECC型錯誤回復電路之運作而測定正規胞之 讀出速度。但是，卻無法測定ECC胞之讀出速度。這 是因通常無法從ECC胞輸出胞資料之故。另外，貯存 於ECC胞之資料係對應於依正規胞之內涵決定之運算 結果。因此，不易從外部瞭解或決定ECC胞之資料之 內涵。 亦即，當EC C胞配置在句線之遠端時無法測定記憶 裝置之最慢之資料讀出速度，而這卻是執行記憶裝置之 產品試驗以分析造成動作速度不良等等之原因所需者。 第4圖係示出具有ECC胞錯誤回復電路之傳統記憶 裝置之另外例子。第4圖之記憶裝置包含大量正規記憶 胞之記憶胞陣列1 0d(未圖示），這些正規記憶胞係配置 成矩陣，每個記憶胞係配置在句線6和未圖示之數位線 之交叉點上。亦即，記憶胞陣1 0d含有正規胞陣列部份 D0及D 1。第4圖之記憶裝置亦含有由ECC胞陣列部 份P 1組成之ECC記憶胞陣列1 0e。第3圖之記憶裝置 另包含輸入電路1，Y地址解碼器（YDC)2a和2b，X 地址解碼器（XDC)3a和3b，ECC運算電路4，偵測放 大器方塊（SA)5，及輸出電路7。X地址解碼器3a 556203 五、發明説明（7) 和3 b可具有相同結構。 輸入電路1包含，例如，多數緩衝器電路，其接收 指定記憶胞之輸入地址資料信號，進而自該記憶胞擷取 資料。輸入地址資料係被分成分別供給至X解碼器3 a 和3 b及Y解碼器2 a和2 b之X地址資料信號及γ地址 資料信號。X地址解碼器3a和3b對自輸入電路丨供給 之X地址信號予以解碼俾產生選擇正規記憶胞陣列1 〇d 及ECC記憶胞陣列1 0e之句線之各個句線選擇信號。γ 地址解碼器2a和2b對自輸入電路1供給之γ地址信 號予以解碼俾產生選擇正規記憶胞陣列1 0d及ECC記 憶胞陣列1 〇e之數位線之各個數位線選擇信號。ECC 運算電路4含有諸如或斥電路等之邏輯電路，並執行以 往技術上已知之偵錯及校正。 第4圖所示之記憶裝置，正規記憶胞陣列1 〇d上之 句線係被X解碼器3a選擇，而在ECC記憶胞陣列1 0e 上之對應句線（未圖示）係被X解碼器3b選擇。另外， 在被選定之正規記憶胞陣列1 〇d之句線上記憶胞及在被 選定之ECC胞陣列1 0e之句線上之記憶胞係分別被Y 解碼器2a和2b選定。藉此，在正規記憶胞陣列部份 D0和D 1上之被選定之胞之資料及在ECC記憶胞陣列 部份P 1上之被選定之胞之資料被送至ECC運算電路4 。ECC運算電路4根據來自在正規記憶胞陣列部份D0 和D 1上之被選定之胞之資料，及來自在ECC記憶胞 陣列部份P 1上之被選定之胞，亦即ECC胞，之資料 -9- 556203 五、發明説明（8) 執行偵錯及校正，並產生被校正後之讀出資料，進而經 輸出電路7供給至外部。 第4圖所示之記憶裝置，ECC胞陣列部份p〗及正規 胞陣列部份D0和D 1係分開提供，而此兩記憶胞陣列 部份之運作亦係各別進行。因此，配置在句線之遠端部 上之胞，亦即，配置在正規記憶胞陣列1 〇d上之句線之 遠端部之正規記憶胞，其胞資料之讀出速度變成最慢。 如此，能測定最慢之胞資料讀出速度。 但是’從第4圖可知，此記憶體結構需要兩倍數目 之句線及X地址解碼器俾選擇正規記憶胞及ECC記憶 胞。因此，週邊電路之電路規模變大，及記憶裝置之晶 片尺寸變大。 第5圖示出含有ECC運算電路4及用於使能 (enabling)及/或失能（disabling)ECC型錯誤回復功能之 邏輯電路之傳統電路。第5圖所示之電路含有一個接收 來自ECC胞之偵測放大器S A之輸出資料位元及來自 試驗輸入端子之試驗使能（enable)信號之NAND邏輯電 路NAND1。NAND邏輯電路NAND1之輸出及正規胞之 偵測放大器SA之輸出兩者皆供給至ECC運算電路4 以執行偵錯及校正。 第5圖所示之電路，當要使能（enable)ECC型錯誤回 復功能時在試驗輸入端子上之試驗使能信號即被驅動至 邏輯高電位，例如，電源電壓VCC。因此，NAND1之 輸出係依ECC胞之偵測放大器SA之輸出而定，及被 -10- 556203 五'發明説明（9) 供給至ECC運算電路4，俾執行ECC型錯誤回復運算 。相反地，當要失能ECC型錯誤回復功能時在試驗輸 入端子上之試驗使能信號即被驅動至邏輯低電位，例如 ，接地電位。因咕，NAND 1之輸出保持邏輯高，進而 停止ECC型錯誤回復運算藉此只有正規胞資料從正規 胞之偵測放大器SA經ECC運算電路4被讀出。 亦即，第5圖所示之電路，ECC型錯誤回復電路功 能失能時能不受ECC胞之影響而自正規胞讀出資料並 從外部測定正規胞資料之讀出速度。但是，ECC胞之 資料係僅使用於ECC運算而不能輸出至外部。因此， 無法從外部測定ECC胞資料之讀出速度。縱然不可能 記憶裝置內建置一用於將ECC胞資料輸出至外部之額 外電路，但這種記憶裝置之電路規模已然變大。 總而言之，具有ECC型錯誤回復電路之傳統記憶裝 置，當ECC胞配置在句線之遠端部時無法測定記憶裝 置之最慢之資料讀出速度，而此卻是爲執行記憶裝置之 產品試驗以分析造成運作速度不良等之原因所需者。此 係因無法自外部讀出ECC胞資料之故。當在記憶裝置 內建置額外之電路以輸出ECC胞資料至外部時這種記 憶裝置之電路規模則變成太大。 (發明之槪述） 因此，本發明之目的係消除具有ECC型錯誤回復電 路之傳統半導體記憶裝置之缺點。 本發明之另外目的係提供具有能自外部易於測定胞 -11- 556203 五、發明説明（〗0) 資料之最慢讀出速度之ECC型錯誤回復之半導體記億 裝置。 本發明之再另外目的係提供具有能易於自具有最慢 讀出速度之記憶胞讀出資料之ECC型錯誤回復電路之 半導體記憶裝置。 本發明之再另外目的係提供具有ECC胞之讀出速度 不會成爲半導體記憶裝置之最慢讀出速度之ECC型錯 誤回復電路之半導體記憶裝置。 依本發明之一個型態，提供一種具有偵錯及校正 (ECC)型錯誤回復電路之半導體記憶裝置，此電路包括 :含有至少一個正規記憶胞陣列部份，及ECC記憶胞 陣列部份，該正規記憶胞陣列部份含有多數之正規記憶 胞，而該ECC記憶胞陣列部份含有多數之ECC記憶胞 ;用於選擇記憶胞陣列之句線之一，句線係自X解碼 器延伸至記憶胞陣列；及用於根據來自被選定之句線之 胞資料執行偵錯及校正之ECC運算電路，前述胞資料 係包含來自被選定之句線之正規胞及ECC胞之資料； 其中，ECC記憶胞陣列部份係配置在句線對X解碼器 之遠端外之位置。 這種情形，ECC記憶胞陣列部1分係良好地配置在記 憶胞陣列之中間部份。 另外，良好的是ECC記憶胞陣列部份係配置在約爲 記憶胞陣列之中心部份。 再另外良好的是ECC記憶胞陣列部份係配置在句線 -12- 556203 五、發明説明（1]) 在X解碼器側之近端。 有利的是至少一個正規記憶胞陣列部份包含多數之 正規記憶胞陣列部份。 另有利的是半導體記憶裝置另包括Y解碼器及自γ 解碼器朝記憶胞陣列延伸之數位線。 再另外有利的是所有胞資料係經偵測放大器供給至 ECC運算電路。 良好的是半導體記憶裝置係爲隨機存取記憶、（RAM) 裝置。 另良好的是半導體記憶裝置係爲唯讀記憶 （ROM)裝 釐。 再另良好的是自正規記憶胞陣列部份讀出之資料能 不藉ECC運算電路進行ECC運算而輸出至半導體記憶 裝置之外部。 依本發明之另外型態係提供具有偵錯及校正（ECC)型 錯誤回復電路之半導體記憶裝置，此電路包括：含有多 數正規記憶胞陣列部份及ECC記憶胞陣列部份之記億 胞陣列，每個正規記憶胞陣列部份含有多數之正規記憶 胞’而ECC記億胞陣列部份則含有多數之ECC記憶胞 ;用於選擇記憶胞陣列上之句線之一之X解碼器，句 線係自X解碼器延伸至記憶胞陣列·，Y解碼器和自Y 解碼器朝記憶胞陣列延伸之數位線；用於根據自選定之 句線讀出之胞資料執行偵錯及校正之ECC運算電路， 胞資料包括來自選定之句線之正規胞之資料及ECC胞 -13- 556203 五、發明説明（π) 之資料；其中，ECC記憶胞陣列部份係配置在句線對X 解碼器之遠端外之位置。 這種情形，良好的是ECC記憶胞陣列部份係配置在 記憶胞陣列之中間部份。 另良好的是ECC記憶胞陣列部份係配置在約爲記憶 胞陣列之中心部份。 再另良好的是ECC記憶胞陣列部份係配置在句線在 X解碼器側之近端。 (圖式之簡單說明） 本發明之上述及其它特徵，及優點將因下文參照附 圖所作之詳述而更形淸楚，在這些附圖上，相同之參考 數字係代表相同或對應之部件。圖式簡單說明： 第1圖係爲示出，本發明第1實施例，具有ECC型 錯誤回復電路之記憶裝置之示意構成方塊圖； 第2圖係爲示出，依本發明之另外實施例，具有 ECC型錯誤回復電路之記憶裝置之示意構成方塊圖； 第3圖係爲示出具有EC C型錯誤回復電路之傳統記 憶裝置之示意構成方塊圖； 第4圖係爲示出具有ECC型錯誤回復電路之傳統記 憶裝置之另外例之方塊圖；及 第5圖係爲示出包含ECC運算電路及用於使能 (e n a b 1 i n g)及/或失能（d i s a b 1 i n g) E C C型錯誤回復功能之 邏輯電路之方塊路圖。 (良好實施例之敘述） -14- 556203 五、發明説明（13) 下文將參照附圖詳述本發明之實施例。 第1圖係爲示出，依本發明之第1實施例，具有 ECC型錯誤回復電路之記憶裝置之構成之配置圖。第1 圖之記憶裝置包括具有大量記憶胞之記憶胞陣列（未圖 示），這些記憶胞係配置成矩陣，每個記憶胞係位在句 線6及數位線8之交叉點上。第1圖之記憶裝置另包含 輸入電路1，Y地址解碼器（或Y地址解碼電路： YDC)2，X地址解碼器（或X地址解碼電路：XDC)3， ECC運算電路4，偵測放大器方塊（SA)5，及輸出電路 7 ° 記憶胞陣列1 〇a包含正規胞陣列部份D0和D 1及 ECC胞陣列部份P 1。第1圖僅示出兩個正規記憶胞陣 列部份D0和D 1。但是，正規胞陣列部份之數量能爲 ，例如，1 6個，亦即，能有1 6個正規胞陣列部份 D 0〜D 1 5。這種情形，有1 6條數位線從γ解碼器2延伸 至正規胞陣列部份D0〜D 1 5。另外，每個ECC句之位元 數，亦即’從Y解碼器2延伸至EC C胞陣列部份P 1 之數位線係依所需之錯誤回復性能而可爲任何數目。 應特別一提者，在本發明上，E C C胞陣列部份P 1不 是如第3圖所示之記憶裝置那樣配置在句線6對X解 碼器3之遠端部。於本實施例上，E c C胞陣列部份P 1 係配置在記憶胞陣]〇a之中間部份，亦即，在正規胞陣 列部份D0和D1之間。 輸入電路1包括，例如，多數之緩衝器電路，並接 -15- 556203 五、發明説明（M) 收指定記憶胞，例如，句，之輸入地址資料信號，進而 自該記憶胞擷取資料。輸入地址資料信號係被分成X 地址資料信號及Y地址資料並分別被供給至X解碼器 3及Y解碼器2。X地址解碼器3對自輸入電路〗供給 之X地址資料信號予以解碼俾產生記憶胞陣】0a上句 線選擇用之句線選擇信號。Y地址解碼器2對自輸入電 路1供給之Y地址資料信號予以解碼俾產生數位線選 擇用之數位線選擇信號。ECC運算電路4包含諸如或 斥電路等之邏輯電路，並執行以往技術上已知之偵錯及 校正。 第1圖所示之記憶體裝置，輸入地址資料係被供給 至輸入電路1，而對應之X地址資料及Y地址資料係 分別被輸入X解碼器3及Y解碼器2。句線6係被X 解碼器3選擇，而正規胞陣列部份D0和D 1之記憶胞 及E C C胞陣列部份P 1之記憶胞係被γ解碼器2選擇 。藉此，在選定之句線6和多數之數位線8之交叉點上 之記憶胞之資料係經偵測放大器方塊S A而被輸出至 ECC運算電路4。ECC運算電路4使用自ECC記憶胞 陣列部份P 1之記憶胞讀出之資料，亦即自E C C胞讀出 之資料，執行偵測及校正。ECC胞可貯存偵錯及校正 所需之資料位元。E C C胞可爲一個或多個同位偵錯位 元，漢明碼（H a m m i n g c 〇 d e)之資料位元等。E C C胞之位 元之型式及數目可依有多少正規胞之位元要被執行偵錯 及校正而定。例如，當使用同位檢查系統時能偵測每條 -16- 556203 五、發明説明（15) 正規胞之一個位元之錯誤。藉使用漢明碼，能檢查及校 正，例如，每條句線正規胞之一個位元之錯誤。以這種 方式，ECC運算電路4將錯誤之位元校正成正確之預期 値，並將校正後之資料經輸出電路7輸出至外部。 第2圖係爲示出，本發明之另外實施例，具有ECC 型錯誤回復電路之記憶裝置之構成之配置圖。第2圖之 記憶裝置與第1圖之記憶裝置之差異係第2圖之記憶裝 置之ECC胞陣列部份P 1係配置在句線對X解碼器3 之近端，亦即在X解碼器3側，其它之部份可與第1 圖之記憶裝置相同。 如上述，本發明之ECC胞陣列部份P 1係配置在句線 6對X解碼器3之遠端或最遠端外之其它部份。例如， 第]圖之構成，ECC胞陣列部份P 1係配置在正規胞陣 列部份D0和D 1間之中間部份。於第2圖之構成上’ ECC胞陣列部份P 1係配置在句線對X解碼器3之近端 ，亦即在X解碼器3側。 如上述，當胞之位置離X解碼器3愈遠時選擇胞所 需之時間則愈長。因此，例如，於第1圖上，選擇胞C ，亦即正規胞，並將被選定之胞C之資料送至EC C運 算電路4所需之時間係比選擇每個胞A和B，亦即一 個E C C胞及另一個正規胞，並將每個被選定之胞A及 B之資料送至ECC運算電路4所需之時間長。因此’ 從被選定之句線輸出資料之時間係受限於從記憶胞C ’ 亦即，正規胞，輸出資料之時間。 -17- 556203 五、發明説明（16) 亦即，ECC胞陣列部份P 1係配置在從一個或多個 ECC胞讀出資料之速度不是記憶體裝置內之最不良之 速度或最慢之速度之位置上。換言之，ECC胞陣列部 份P1係配置在句線對X解碼器3之遠端部外之其它位 置。藉此，於第1及第2圖之構成上，正規胞陣列部份 D 1係配置在從一個或多個正規胞讀出資料之速度成爲 記憶體裝置內最慢之速度之位置上。因此，能自外部測 定最慢之資料讀出速度，俾執行記憶體裝置之產品試驗 ’進而分析造成運作速度不良等之原因。 另外，於第1圖之構成上，ECC胞陣列部份P1係配 置在約爲記憶胞陣列1 0a之中央部份。於這種構成上， 除了本發明之上述有利效果外，由於改善錯誤回復率， 因而另能改善半導體記憶裝置之製造良品率。這是因位 在記憶胞陣列之中間或中央部份之記憶胞之處理裕度 (process margin)係比設在記憶胞陣列之週邊部份之記 憶胞者長，且在記憶胞陣列之中間或中央部份之記憶胞 變成不良之或然率係比配置在記憶胞陣列之週邊部份之 記憶胞變成不良之或然率低之故。因此，減少EC C胞 之不良率，而正規胞內之不良能確實校正回復。亦即， 正規胞之錯誤回復率變大。 本發明另良好的是使用第5圖之電路，此電路當自 正規胞讀出資料時即停止ECC之運作。另外，能提供 一種電路，藉此電路，例如，自正規胞讀出之資料在旁 通（by pass)控制信號等之控制下不經ECC運算電路4 -18- 556203 五、發明説明（17) 而被輸出至外部。這種電路能利用邏輯閘等而容易實施 。藉利用這種電路能確認本發明之有利效果。 本發明適用於具有RAM胞之RAM裝置，具有ROM 胞之ROM裝置等等。 總而言之，依本發明，ECC胞陣列部份P 1係配置在 句線6對X解碼器3之遠端部外之其它部份上。於第1 圖之構成上，ECC胞陣列部份P 1係配置在正規胞陣列 部份D0和D1間之中間部份。於第2圖之構成上， ECC胞陣列部份P 1係配置在句線對X解碼器3之近端 部，亦即在X解碼器3及正規胞陣列部份D0和D 1之 間。藉這種配置，能防止ECC胞陣部份P 1配置在ECC 胞之讀出速度成爲記憶體裝置內最慢之速度之位置。因 此，能容易自外部測定具有ECC型錯誤回復電路之記 憶體裝置之最慢之資料讀出速度。 於前述之說明書上，已參照特定之實施例敘述完本發 明。但是，熟悉本項技術者瞭解能對其作各種修改及變 更而不逾越下文本發明申請專利範圍各項陳述之範圍。 因此，本說明書及附圖係爲說明性而非限制性，且所有 這種修改係包含在本發明之範圍。所以，本發明應涵蓋 申請專利範圍各項之範圍。 (參考符號說明） 1 .....輸入電路 2 .....Y地址解碼器 3 X地址解碼器 -19- 556203 五、發明説明（18: 4..... ECC運算電路 5..... 偵測放大器 6..... 句線 7..... 輸出電路 8..... 數位線 1 0 a，1 0 c · · • · •正規胞陣列 1 Ob,10e · · • _ · ECC胞陣列 -20-

Claims (1)

1. 556203 &、申請專利範圍 1· 一種具有偵錯及校正（ECC)型錯誤回復電路之半導體 記憶裝置，其包括： 含有至少一個正規記憶胞陣列部份及ECC記憶胞 陣列部份之記憶胞陣列；該正規記憶胞陣列部份具有 多數之正規記憶胞，及該ECC記憶胞陣列部份具有多 數之ECC記憶胞； 用於選擇該記憶胞陣列上之句線之一之X解碼器， 該等句線係自X解碼器延伸至該記憶陣列；及 用於根據自被選定之句線讀出之胞資料執行偵錯及 校正，該胞資料含有來自該被選定之句線之正規胞及 ECC胞之資料； 其中該ECC記憶胞陣列部份係配置在該句線對X 解碼器之遠端外之位置。 2.如申請專利範圍第1項之半導體記憶裝置，其中該 ECC記憶胞陣列部份係配置在該記憶胞陣列之中間部 份。 3 ·如申請專利範圍第1項之半導體記憶裝置，其中該 ECC記憶胞陣列部份係配置在約爲記憶胞陣列之中央 部份。 4 ·如申請專利範圍第1項之半導體記憶裝置，其中該 ECC記憶胞陣列部份係配置在該句線在該X解碼器側 之近端。 5 ·如申請專利範圍第1項之半導體記憶裝置，其中該至 少一個正規記憶胞陣列部份含有多數之正規記憶胞陣 -21 - 556203 六、申請專利範圍 列部份。 6.如申請專利範圍第1項之半導體記憶裝置’其另包含 Y解碼器及從該Y解碼器朝該記憶胞陣列延伸之數位 線。 7 ·如申請專利範圍第1項之半導體記憶裝置，其中該記 憶胞資料係經偵測放大器供給至該ECC運算電路。 8. 如申請專利範圍第1項之半導體記憶裝置，其中該半 導體記憶裝置係爲隨機存取記憶（RAM)裝置。 9. 如申請專利範圍第1項之半導體記憶裝置，其中該半 導體記憶裝置係爲唯讀記憶（ROM)裝置。 1 0.如申請專利範圍第1項之半導體記憶裝置，其中從 該正規記憶體陣列部份讀出之資料能不經該ECC運算 電路之ECC運算而輸出至該半導體記憶裝置之外部。 1 1 · 一種具有偵測及校正型錯誤回復電路之半導體記憶 裝置，其包括： 含有多數正規記憶胞陣列部份及ECC記憶胞陣列 部份之記憶胞陣列，每個該正規記憶胞陣列部份含有 多數之正規記憶胞，及該ECC記憶胞陣列部份含有多 數之ECC記憶胞； 用於選擇該記憶陣列上之句線之一之X解碼器，該 句線係自該X解碼器延伸至該記憶陣列； Y解碼器及自該Y解碼器朝該記憶陣列延伸之數位 線； 用於根據從選定之句線讀出之胞資料執行偵錯及校 -22- 556203 六、申請專利範圍 正，該胞資料包含從該選定之句線之正規胞及ECC胞 之該胞資料； 其中，該ECC記憶胞陣列部份係配置在該句對該x 解碼器之遠端外之位置。 1 2 .如申請專利範圍第Π項之半導體記憶裝置’其中 該ECC記憶胞陣列部份係配置在該記憶胞陣列之中間 部份。 1 3 .如申請專利範圍第11項之半導體記憶裝置’其中 該ECC記憶胞陣列部份係配置在約爲該記億胞陣列之 中心部份。 1 4.如申請專利範圍第1 1項之半導體記憶裝置，其中 該ECC記憶胞陣列部份係配置在句線在該X解碼器側 之近端。 -23-