JPS63298899A - 自己訂正メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ビット誤りをメモリ内で自動的に訂正する自
己訂正機能を有する半導体メモリに関するものであシ、
特に製造時の・・−ド欠陥を救済する自己訂正回路の小
規模化が図れる構成を提供するものである。

〔従来の技術〕

ビット誤りをメモリ内で訂正する自己訂正機能を有する
半導体メモリ（自己訂正メモリと呼ぶ。）としでは、水
平垂直パリティ符号を１本のワード線に接続する複数の
メモリセルに適用させた半導第３図に提案のメモリセル
番号、パリティセル番号の割付は図を示し、第４図にこ
の構成例の回路図を示す。ここで、１はメモリセル、２
はメモリセル情報の検査情報を貯えるパリティセル、３
はワード線、４はビット線、５はパリティセル用のパリ
ティビット線、６はコラムデコーダ、７はマルチプレク
サ、９はセルアレイ、１０′は水平群を選１黙するセレ
クタ、１１′は垂直群を選択するセレクタ、！で ２６は水平群パリティチェック回路、ｎは垂直群パリテ
ィチェック回路、１２は１つの水平群、１３は１つの垂
直群を示しておシ、ＡＮＤ　１は論理積ゲート、ＥＯＲ
Ｉは排他的論理和ゲート、Ａｏ−’−Ａ、はコラムアド
レス信号、Ｃ１〜Ｃ１６はメモリセル番号、Ｐｌ〜Ｐ８
はパリティセル番号を示している。

まず訂正原理について、第３図を用いて説明する。１６
個のメモリセル１に対し、８個のハリティセル２を用意
し、（Ｎ２個のメモリセルに対して２Ｎ個のパリティセ
ル）、各水平群および各垂直群で偶数パリティが成立す
るようにパリティ情報を各パリティセルに記憶させる。

（メモリセルのハード欠陥を救済するためには各水平群
および垂直群のパリティセルを用意すればよい。）この
状態で、例えば同図中に示す水平群比と垂直群１３のパ
リティを調べ、共にパリティ結果が”１″、即ちパリテ
ィエラーが発生したとすると、これはルの水平群と１３
の垂直群の交点に位置するメモリセルＣ８の情報の誤り
を意味するので、この情報を反転することによシビット
誤りを訂正することができる。これらの計ス個のセルを
第呼図→に示す１本（よび１つの垂直群セレクタ１１′
で選択し、セレクタ用パスライン１＋を介して、それぞ
れのパリティチェックをパリティチェック回路が、２７
で行ない、その結果を用いてマルチプレクサ７によシ得
られた訂正対象の出力情報を訂正することによシ、第４
図に示す自己訂正メモリを得ることができる。

〔発明が解決しようとする問題点〕

しかしながら、この構成においては、４２のメモリセル
に対し２　（４＋１　）本のセレクタ用バスライ線を通
す領域を確保しなければならず小規模化。

小面積化が難しいという欠点があった。また、上記パス
ラインは全ビット線とクロスして配線されるために一般
に数ｍｍとなシ、その伝播遅延のため誤シ訂正信号の発
生が遅れ、その結果メモリのアクセスタイムが長くなっ
てしまうという欠点があった。

また、上記欠点を除去できる構成として、メモリセルと
パリティセルを物理的に混在させ、且つ同一水平群およ
び垂直群を構成するメそリセル。

パリティセルを分散配置することによシセレクタ用パス
ライン数を削減する構成を、特願昭６０−２５３３９６
！（符闇８８　　　　　　づ）の自己訂正半導体メモリ
として提案している。しかしながらこの構ノハリテイセ
ルＰ１〜Ｐ８にパリティセル情報ノパリテイを記憶する
もう１゛ビツトのＨＶパリティセルを第５図の分散配置
説明図に右下隅に付加しパリティセル情報も訂正できる
メモリに関するものであシ、従ってパリティセルをメモ
リセルアレイ中に規則的に分散配置する必要があシ、パ
リティセル情報の書込みおよび読出し回路が複雑になる
という欠点と、ハード欠陥の救済には不要な肝パリティ
セルおよびその情報書込み、読出し回路が必要となると
いう欠点があった。

〔問題点を解決するための手段〕

情報を記憶する複数のメモリセルと、メモリセル情報の
誤りを検出するための検査情報を記憶し、該メモリセル
の情報とともに水平垂直パリティ符号を形成する複数の
水平群および垂直群の検査セルと、前記複数のメモリセ
ルおよび検査セルを選択するワード線と前記メモリセル
と情報のやり取りを行うビット線と、前記検査セルと情
報のやυ取シを行う検査ビット線と、検査対象のメモリ
セルが属している水平群および垂直群に属するビット線
情報と検査ビット線情報を選択するセレクタと、該セレ
クタからの複数の情報のパリティチェックを行う手段と
、前記パリティチェックを行う手段の出力を用いてビッ
ト誤りを自動的に訂正する自己訂正メモリにおいて、 前記１つの水平群あるいは垂直群を形成するメモリセル
のビット数に対応する単位でグループ化した物理的に近
接して位置する複数のメモリセルの各々が同一水平群お
よび垂直群に属さないように該セレクタの選択論理を構
成するとともに、分割水平群セレクタ及び分割垂直群セ
レクタの各々の出力に対してパリティチェックを行なう
手段（回路）を設けている。

〔作　用〕

本発明は、１つの水平群あるいは垂直群を形成するメモ
リセルのビット数に対応する単位でグループ化した物理
的に隣接して位置する複数のビット線の各々が同一水平
群および同−垂直群に属さないように水平群および垂直
群のセレクタの選択論理を制御し、検査パリティのパリ
ティセルをメモリアレイ中に規則的に分散配置しないで
、メモリセルだけの分散配置を行ない、パリティチェッ
クを分割水平群セレクタ及び分割垂直群セレクタの各々
の出力で実施している。

〔実施例〕

第１図は本発明を可能とする原理説明図であシ、（ａ）
は１６個のメモリセル１および８個のパリティセル２が
１本のワード線３に接続されている図であシ、物理的位
置に従いメモリセル番号Ｃｌ−Ｃ１６゜パリティセル番
号Ｐ１〜Ｐ８が付けられている。同図（ｂ）はメモリセ
ル番地、パリティ番地の割付図でこれらの１６個のメモ
リセルと１個のパリティセルを同一水平群および同−垂
直群がわかりやすいように２次元論理アドレス空間に展
開した例であり、この図（ｂ）をみると、同図（ａ）で
物理的に隣接する４つずつの小メモリセルグループ、即
ちＣ１〜Ｃ４。

Ｃ５〜Ｃ８、Ｃ９〜Ｃ１２、Ｃ１３〜Ｃ１６の各々のグ
ループにおいて、小メモリグループから１つずつメモリ
セル、即ち４つのメモリセルが必ず別々の水平群および
垂直群に属している。このような構成で水平群垂直群を
形成すると、訂正対象のセルが属している水平群および
垂直群の選択は、ともに小メモリグループ０１〜Ｃ４の
中から１つ、　０５〜Ｃ８の中から１つ、０９〜Ｃ１２
の中から１つ、Ｃ１３〜Ｃ１６の中から１つ、メモリセ
ル情報を選ぶことになる。

例えば同図（ｂ）のメモリセル番号ＣＩＯのメモリセル
情報が訂正対象の場合、水平群比、即ちＣ１４，０２゜
Ｃ６，ＣＩＯ，Ｐ２と、垂直群１３．即ちＣ１３，ＣＩ
Ｏ，Ｃ７，Ｃ４゜Ｐ８を選択することになるが、この選
択すべきメモリセルは、先に述べた４つの小メモリセル
グループ内に１つずつ存在しているので、水平群選択ス
イッチと垂直群選択スイッチを全く同様に構成すること
ができる。

また同図（ｃ）は、本発明を可能とする別の展開方法を
示しておシ、同図（ｂ）と同時に、Ｃ１〜Ｃ４，Ｃ５〜
Ｃ８，Ｃ９〜Ｃ１２，Ｃ１３〜０１６の個々の小メモリ
セルグループ内の各々のメモリセルが別々の水平群およ
び垂直群に属している例である。このように本発明を可
能とする水平群および垂直群の選択論理で分散配置され
たものは、実験計画法に従いこの他にも幾種類も存在す
ることは明らかである。

第２図は本発明の実施例であり、第１図（ａ）　（ｂ）
の選択論理で分散配置したものをベースとしている。

１〜７，９は第４図（へ）と同じであり、１０は分割水
平、′群セレクタ、　１１は分割垂直群セレクタである
。第４図でセレクタの下部に位置していた水平群パリテ
ィチェック回路が、垂直群パリティチェック回路Ｉは第
２図中央に示すようにコラム系回路内に配置され、１人
カバリティ回路８の縦続接続回路で構成される。ＩＮＶ
Ｉはインバータである。分割水平群セレクタ１０の４つ
の選択信号Ａ１Ａ、、　Ａ、Ａｏ。

Ａ、Ａ、、　ＡｌＡｏはコラムデコーダ６で形成され、
４ビットおきに循環しているのに対し、分割垂直群セレ
クタ１１の４つの選択信号ＡｌＡ１．　ＡＩＩＡＬ　Ａ
ＩＡ！、　ＡｌＡ４　（同じくコラムデコーダ６で形成
される）が４ビツトおきに１ビツトずつシフトして循環
していルノが特徴であシ、このデコード信号にょシ第１
ｓ示したセし／クタ選択論理が成立している。

次にこの構成例において、先（第１図（ｂ））と同様に
ＣＩＯのメモリセル情報が訂正対象の場合を例にとって
、回路動作を説明する。Ｃ１０のメモリセル情報と同一
水平群に属するＣ２．　Ｃ６，Ｃ１４，Ｐ２のセル情報
が選択信号Ａ１Ａ０の出力により分割水平群セレクタ１
０で選択され、ノードＮ１２．　Ｎ１３．　Ｎ１４゜Ｎ
１５．　Ｎ１６に伝えられる。一方、これと全く同様に
ｃｉｏのメモリセル情報と同一垂直群に属するＣ４゜Ｃ
７，Ｃ１３，Ｐ８のセル情報が選択信号Ａ、Ａ、出力に
よシ分割垂直群セレクタ１１で選択され、ノードＮ１７
゜Ｎ１８．　Ｎ１９．　Ｎ２０．　Ｎ２１に伝えられる
。この後、１人カバリティ回路８の縦続接続回路で水平
群パリティチェックおよび垂直群パリティチェックが全
く同様に行われ、その組合゛せでマルチプレクサ７の出
力のノードＮ２５のデータを訂正して出力端子に供給す
る。なお、この構成例はビット線が単線の場合の例であ
るが、通常のメモリで用いられるビット線対の場合は、
１人カバリティ回路８には相補信号が入力できるのでＩ
ＮＶＩで示すインバータは不要となる。

本発明の回路構成と従来回路構成の第４図と比較すると
、本発明ではセレクタが水平群、垂直群ともに各分割さ
れ、その出力に隣接してパリティチェック回路が配置さ
れているのでセレクタ用パスライン１＋が不要になシチ
ツプの小面積化が図れる。

なお、本構成に余剰ワード線あるいは余剰ビット線を付
加して欠陥救済能力をより高める方法、あるいはＲＯＭ
セルを各ビット線、検査ビット線に付加することによシ
初期設定を高速に行う方法は、ハード欠陥のみならずソ
フトエラーも訂正し信頼度の向上を図った構成は提案の
特願昭６１−０９２５１５号（％開昭　　　　　　号）
　、　％ｉ昭６１−１６１７１５号（特開昭　　　　　
　号）、特願昭６１−１６１７１６号（特開昭　　　　
　　号）から容易に類推できる。

〔発明の効果〕

以上説明したように、本発明はＲＡＭやＲ，ＯＭのメモ
リセルハード欠陥を救済し実効歩留シを向上させるため
に誤シ訂正機能をオンチップ化させ、且つ１つの水平群
あるいは１つの垂直群を形成するメモリセルのピット数
に対応する単位でグループ化した物理的に隣接して位置
する複数のメモリセルの各々の同一水平群および同一垂
直群に属させない水平群および垂直群選択論理を制御し
た分散配置にしている構成であるので、水平群および垂
直群のセレクタを多分割構成で実現できるためパリティ
チェック回路をコラム系回路内に配置できセレクタ用パ
スラインが不要になシ、パスライン本数の削減による小
面積化が図れること、およびセレクタ動作時間が短かく
なり、誤シ訂正動作の高速化が達成できるという効果が
ある。

【図面の簡単な説明】

第１図（αｌ　（ｂ）　（Ｃ１は、本発明の原理説明図
、第２図は１本発明の実施例の回路図、第３図は、従来
の自己訂正半導体メモリの割当て図、第４図は、逆回に
おいて。 １・・・メモリセル ２・・・パリティセル ３・・・ワード線 ４・・・ビット線 ５・・・パリティセル用ビット− ６・・・コラムデコーダ ７・・・マルチプレクサ ８・・・１人カバリティ回路 ９・・・セルアレイ １０・・・分割水平群セレクタ １１・・・分割垂直群セレクタ １２・・・水平群 １３・・・垂直群 １４・・・セレクタ用パスライン ２６・・・水平群パリティチェック回路２７・・・垂直
群パリティチェック回路特許出願人　日本電信電話株式
会社 代理人　弁理士玉蟲久五部（外２名） Ａｎ−４３・・・　論理アドレス （Ｃ） （ａ） 本発明の原理説明図 第　１　図

Claims (1)

1. 【特許請求の範囲】 　情報を記憶する複数のメモリセルと、メモリセル情報
   の誤りを検出するための検査情報を記憶し、該メモリセ
   ルの情報とともに水平垂直パリテイ符号を形成する複数
   の水平群および垂直群の検査セルと、前記複数のメモリ
   セルおよび検査セルを選択するワード線と、前記メモリ
   セルと情報のやり取りを行うビット線と、前記検査セル
   と情報のやり取りを行う検査ビット線と、検査対象のメ
   モリセルが属している水平群および垂直群に属するビッ
   ト線情報と検査ビット線情報を選択するセレクタと、該
   セレクタからの複数の情報のパリテイチェックを行う手
   段と、前記パリテイチェックを行う手段の出力を用いて
   ビット誤りを自動的に訂正する自己訂正メモリにおいて
   、 前記１つの水平群あるいは垂直群を形成するメモリセル
   のビット数に対応する単位でグループ化した物理的に近
   接して位置する複数の該メモリセルの各々が同一水平群
   および垂直群に属さないように該セレクタの選択論理を
   構成するとともに、分割水平群セレクタ及び分割垂直群
   セレクタの各々の出力に対してパリテイチェックを行な
   う手段（回路）を設けたことを特徴とする自己訂正メモ
   リ。