JPH0287391A - 多ビットセルメモリの駆動方法 - Google Patents
多ビットセルメモリの駆動方法Info
- Publication number
- JPH0287391A JPH0287391A JP63238180A JP23818088A JPH0287391A JP H0287391 A JPH0287391 A JP H0287391A JP 63238180 A JP63238180 A JP 63238180A JP 23818088 A JP23818088 A JP 23818088A JP H0287391 A JPH0287391 A JP H0287391A
- Authority
- JP
- Japan
- Prior art keywords
- divided
- blocks
- memory
- bits
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、入出力装置ｊｉ（Ｉ／Ｏ）のアドレスを選択
する多ビットセルメモリの駆動方法に関し、該セルメモ
リを工ん単位に分割しワード線駆動によるビットエラー
を防止した駆動方法を提供することを目的とし、 ワードアドレス信号をローデコーダに入れワード線を選
択し、該ワード線に接続された各入出力装置Ｃｌ１０）
のメモリセルの各複数ビットを時分割に駆動し、該複数
ビットをカラムデコーダにより検出し該＠Ｉ／Ｏに出力
するワード線セルメモリにおいて、 各工んに対応し時分割駆動する複数ビット毎に該セルメ
モリがカラム方向に分割されてなるブロックを有し、 該分割ブロックに対応し前記カラムデコーダを分割し前
記アドレス１ａ号に対して前記分割されたメモリブロッ
クを並列動作させ、 前記ブロック毎のワード線が当該工んの１ビツトセル宛
駆動する構成とする。
する多ビットセルメモリの駆動方法に関し、該セルメモ
リを工ん単位に分割しワード線駆動によるビットエラー
を防止した駆動方法を提供することを目的とし、 ワードアドレス信号をローデコーダに入れワード線を選
択し、該ワード線に接続された各入出力装置Ｃｌ１０）
のメモリセルの各複数ビットを時分割に駆動し、該複数
ビットをカラムデコーダにより検出し該＠Ｉ／Ｏに出力
するワード線セルメモリにおいて、 各工んに対応し時分割駆動する複数ビット毎に該セルメ
モリがカラム方向に分割されてなるブロックを有し、 該分割ブロックに対応し前記カラムデコーダを分割し前
記アドレス１ａ号に対して前記分割されたメモリブロッ
クを並列動作させ、 前記ブロック毎のワード線が当該工んの１ビツトセル宛
駆動する構成とする。
また本発明はこのように分割されたブロックをさらにワ
ードアドレス方向に所定板数ビット毎に分割するよう構
成する。
ードアドレス方向に所定板数ビット毎に分割するよう構
成する。
本発明は、入出力装置ｆＣＩ１０）のアドレスを選択す
る多ビットセルメモリの駆動方法に関するものである。
る多ビットセルメモリの駆動方法に関するものである。
従来、メモリ素子の大容量化に伴い、奥行のビット数を
抑え、間口を多ビットで並列に入出力する多ビツトメモ
リの構成が用いられている。
抑え、間口を多ビットで並列に入出力する多ビツトメモ
リの構成が用いられている。
その一方式として、素子尚シの消費電力を抑える目的か
ら、−本のワード線で多数のセル左同時にアクセスして
、多ピット入出力データの書込み。
ら、−本のワード線で多数のセル左同時にアクセスして
、多ピット入出力データの書込み。
読出しを行なう第３図（ａ）〜（ｃ）の従来例に示すマ
トリックス方式が多用される。
トリックス方式が多用される。
たとえば、同図（α）に示すように、大容量の静電形メ
モリ素子（ＳＲＡＭ）を具え、ＣＰＵ制御下の多数工ん
を有し、これらをアドレス信号で選択して該当ビットデ
ータを供給制御したい場合、たとえば全メモリをマトリ
ックスメモリ１１〜１４に分割し、アドレスをローデコ
ーダ３□、３２から入力して各メモリ毎にセンスアンプ
、カラムデコーダ２１〜２４から出力される。なお、ロ
ーデコーダ３１＋３２は２ブロック宛共有として設定さ
れる。
モリ素子（ＳＲＡＭ）を具え、ＣＰＵ制御下の多数工ん
を有し、これらをアドレス信号で選択して該当ビットデ
ータを供給制御したい場合、たとえば全メモリをマトリ
ックスメモリ１１〜１４に分割し、アドレスをローデコ
ーダ３□、３２から入力して各メモリ毎にセンスアンプ
、カラムデコーダ２１〜２４から出力される。なお、ロ
ーデコーダ３１＋３２は２ブロック宛共有として設定さ
れる。
そして、ある一定期間内では、常に１ブロックしか付勢
しないようにしてパワーの削減が図られる。これらのブ
ロックは、ブロック１４に例示するように、１２８ビツ
ト×５１２ビツトのメモリセルがカラム方向に４区分さ
れそれぞれｌ１０１〜ｌ１０４に充当される。
しないようにしてパワーの削減が図られる。これらのブ
ロックは、ブロック１４に例示するように、１２８ビツ
ト×５１２ビツトのメモリセルがカラム方向に４区分さ
れそれぞれｌ１０１〜ｌ１０４に充当される。
さらに、同図（６）の単位ブロックの拡大図に示すよう
に、ワードアドレス信号がローデコーダ３２ニ与えられ
ると、該アドレスにより選択されたワード線４１が付勢
され、これに接続された各ｌ１０１〜４のメモリセル６
が同時にアクセスされ、ワード線間の時分割駆動がなさ
れるという駆動方法が用いられる。メモリセル６の内容
がセンスアンプとカラムデコーダ２４で検出され、各Ｉ
１０に該当するビットデータが出力される。
に、ワードアドレス信号がローデコーダ３２ニ与えられ
ると、該アドレスにより選択されたワード線４１が付勢
され、これに接続された各ｌ１０１〜４のメモリセル６
が同時にアクセスされ、ワード線間の時分割駆動がなさ
れるという駆動方法が用いられる。メモリセル６の内容
がセンスアンプとカラムデコーダ２４で検出され、各Ｉ
１０に該当するビットデータが出力される。
同図（Ｃ）は前述したワードＩＪＩ４ｔ、および隣りの
ワードｍ４□の１例の詳細図であシ、ローデコーダ内の
デコーダ５１ｔ５！の出力に結合されたワード線４１＋
４２に、各１功対応の往復線（Ｂ１，８１．Ｂ２．Ｂ２
等）間に接続されたメモリセル６１１ ｒ ６１２ 、
６ｔｔ 、 ６２２等が、結合されている。
ワードｍ４□の１例の詳細図であシ、ローデコーダ内の
デコーダ５１ｔ５！の出力に結合されたワード線４１＋
４２に、各１功対応の往復線（Ｂ１，８１．Ｂ２．Ｂ２
等）間に接続されたメモリセル６１１ ｒ ６１２ 、
６ｔｔ 、 ６２２等が、結合されている。
このような構成によｐｌ １本のワード線で多ビットの
付勢ができ、かつワード線間が時分割に駆動されるから
、前述のブロック化と相俟って大容量のメモリ処理の電
力６１」減に有効である。
付勢ができ、かつワード線間が時分割に駆動されるから
、前述のブロック化と相俟って大容量のメモリ処理の電
力６１」減に有効である。
上記マトリックス方式のメモリ；り子において、１本の
ワード線で多数のビットセルを同時にアクセスした場合
、たまたま、ワード線に断線等の不良が発生すると、こ
れにつながる顎数Ｉ／Ｏのビットデータがエラーとな９
、これは出力されるデータ１雇方向の多ビツトエラーと
なるから、これを検知訂正することは、通常のパリティ
、２ビツト検出１ビツト訂正ＥＣＣ検査咎では不可能で
ある。
ワード線で多数のビットセルを同時にアクセスした場合
、たまたま、ワード線に断線等の不良が発生すると、こ
れにつながる顎数Ｉ／Ｏのビットデータがエラーとな９
、これは出力されるデータ１雇方向の多ビツトエラーと
なるから、これを検知訂正することは、通常のパリティ
、２ビツト検出１ビツト訂正ＥＣＣ検査咎では不可能で
ある。
これに対し、多ビツトエラー訂正コードを用いると、冗
長ビットが大となシンステム規模が大きくなるため通常
用いられない。またブロック毎の付勢でＩ Ｌｌｏのみ
にビットデータを出力する場合はパワー的に効率的とは
言えない。
長ビットが大となシンステム規模が大きくなるため通常
用いられない。またブロック毎の付勢でＩ Ｌｌｏのみ
にビットデータを出力する場合はパワー的に効率的とは
言えない。
本発明者は上記ワード線を含みメモリセルを工ん単位に
分割することを考えたものである。
分割することを考えたものである。
本発明の目的は、メモリセルをＩ／Ｏ年単位分割し、ワ
ード線駆動によるビットエラーの発生を防止した駆動方
法を提供することにある。
ード線駆動によるビットエラーの発生を防止した駆動方
法を提供することにある。
前記目的を達成するため、第１図の本発明の原理図に示
すように、ワードアドレス信号をローデコーダに入れワ
ード線を選択し、該ワード線に接続された各入出力装置
Ｃｌ１０）のメモリセルの各複数ビットを時分割に駆動
し、該複数ビットをカラムデコーダにより検出し核幽Ｉ
／Ｏに出力する多ビットセルメモリにおいて、 該セルメモリを、各Ｉ／Ｏに対応し時分割駆動する複数
ビット毎に該セルメモリがカラム方向に分割されてなる
ブロック１１Ａ、１１Ｂ、・・・、１１Ｎを有し、該分
割ブロックに対厄し前記カラムデコーダ１２を分割し、
前記アドレス信号に対して前記分割された各メモリブロ
ック１１ム、ｊ Ｉ Ｂ ＋・・・、１１Ｎを並列動作
させ、 前記ブロック１１Ａ、１１１１．・・・、１１Ｎ毎のワ
ード線が当該Ｉ１ビットセル宛駆動するようにした構成
とする。
すように、ワードアドレス信号をローデコーダに入れワ
ード線を選択し、該ワード線に接続された各入出力装置
Ｃｌ１０）のメモリセルの各複数ビットを時分割に駆動
し、該複数ビットをカラムデコーダにより検出し核幽Ｉ
／Ｏに出力する多ビットセルメモリにおいて、 該セルメモリを、各Ｉ／Ｏに対応し時分割駆動する複数
ビット毎に該セルメモリがカラム方向に分割されてなる
ブロック１１Ａ、１１Ｂ、・・・、１１Ｎを有し、該分
割ブロックに対厄し前記カラムデコーダ１２を分割し、
前記アドレス信号に対して前記分割された各メモリブロ
ック１１ム、ｊ Ｉ Ｂ ＋・・・、１１Ｎを並列動作
させ、 前記ブロック１１Ａ、１１１１．・・・、１１Ｎ毎のワ
ード線が当該Ｉ１ビットセル宛駆動するようにした構成
とする。
また、本発明はこのように分割されたブロック１１Ａ、
１１Ｂ、・・・、１１Ｎをさらにワードアドレス方向に
所定ビット毎に分割したブロック（１１ｔ＋１１ｚ＊・
・・、１１．、）を設けるよう構成する。
１１Ｂ、・・・、１１Ｎをさらにワードアドレス方向に
所定ビット毎に分割したブロック（１１ｔ＋１１ｚ＊・
・・、１１．、）を設けるよう構成する。
帛１図はセルメ七りのカラム方向にＩ／Ｏ年単位分割し
たメモリブロック１１ムＪ １１１ ＋・・・、１１Ｎ
およびワードアドレス方向に所定の複数ビット毎に分割
したブロック１１１．１１２．・・・１１１・・・を示
したものである。この場合ワードアドレスによりローデ
コーダで選択されたワード線１４に対する当該Ｉ１０の
メモリセル１６は１１固のみであり、たとえワード線１
４に断線咎が６１７エラーが発生したとしても、ビット
データのエラーは１ビツトどなる公算が大きいからハリ
ティ、ＦＣＣ等で十分チエツクが可能となる。
たメモリブロック１１ムＪ １１１ ＋・・・、１１Ｎ
およびワードアドレス方向に所定の複数ビット毎に分割
したブロック１１１．１１２．・・・１１１・・・を示
したものである。この場合ワードアドレスによりローデ
コーダで選択されたワード線１４に対する当該Ｉ１０の
メモリセル１６は１１固のみであり、たとえワード線１
４に断線咎が６１７エラーが発生したとしても、ビット
データのエラーは１ビツトどなる公算が大きいからハリ
ティ、ＦＣＣ等で十分チエツクが可能となる。
第２図は本発明の実施例の構成説明図である。
同図において、第３図（ｂ）の単位ブロック１４の１２
８×５１２ビツトのメモリセルをカラム方向にＩ１０単
位３２ビット毎４ Ｉ／Ｏブロックに分割し、ワードア
ドレス（ロー）方向に１２８ビット毎４１式ブロックに
分割し、図示の゛ごとく記号１１１〜１１．６を付した
ブロックを得る。
８×５１２ビツトのメモリセルをカラム方向にＩ１０単
位３２ビット毎４ Ｉ／Ｏブロックに分割し、ワードア
ドレス（ロー）方向に１２８ビット毎４１式ブロックに
分割し、図示の゛ごとく記号１１１〜１１．６を付した
ブロックを得る。
従ってローとカラムの指定によりこれらメモリブロック
１１１〜１１１６のいずれかを選択できる。
１１１〜１１１６のいずれかを選択できる。
またローデコーダ１３１〜１３８およびセンスアンプ。
カラムデコーダ、センスアンプ１２１〜１２８は図のよ
うに２つのＩ１０ブロックに共有させるように配列する
。その動作は、アドレスを示す１４ビット中の２ビツト
によりローの選択を行ない、５ビツトにより、選択され
た、ローの各ブロック中の６２ビット列における列指定
を行ない、残る７ビツトにより、選択されたローの各ブ
ロック中の１２８ビット行における行指定を行なう。
うに２つのＩ１０ブロックに共有させるように配列する
。その動作は、アドレスを示す１４ビット中の２ビツト
によりローの選択を行ない、５ビツトにより、選択され
た、ローの各ブロック中の６２ビット列における列指定
を行ない、残る７ビツトにより、選択されたローの各ブ
ロック中の１２８ビット行における行指定を行なう。
このようにして、従来と同じワードアドレス信号が与え
られた時、先頭の２ビツトと残る１２ ビットによるア
ドレス番地指定とにより、目的とするＩ１０ブロックに
おけろ第１図に示すようなワード線に結合されたメモリ
セル１個が検出される。
られた時、先頭の２ビツトと残る１２ ビットによるア
ドレス番地指定とにより、目的とするＩ１０ブロックに
おけろ第１図に示すようなワード線に結合されたメモリ
セル１個が検出される。
これはワード線が断線してもビットデータとして出力さ
れた場合十分パリティ、２ビツト検出１ビツト訂正ＦＣ
Ｃ等でチエツクすることが可能となる。
れた場合十分パリティ、２ビツト検出１ビツト訂正ＦＣ
Ｃ等でチエツクすることが可能となる。
以上説明したように、本発明によれば、従来のブロック
をさらにＩ１０ブロックに分割することにより、ワード
線に対し１ビツトの付勢のみとなるから、従来のように
多ビットによるビットエラーの発生を有効に防止するこ
とができろ。
をさらにＩ１０ブロックに分割することにより、ワード
線に対し１ビツトの付勢のみとなるから、従来のように
多ビットによるビットエラーの発生を有効に防止するこ
とができろ。
この場合、従来に比してＩ／Ｏ当りビットを付勢する工
んブロックは小さくなるからパワーの効率が良いことは
明らかである。
んブロックは小さくなるからパワーの効率が良いことは
明らかである。
さらに、各工んブロックに対応するローデコーダとカラ
ムデコーダをそれぞれ分割するが、２プロツクに共有さ
せることにより構成を簡単化する利点もある。
ムデコーダをそれぞれ分割するが、２プロツクに共有さ
せることにより構成を簡単化する利点もある。
第１図は本発明の原理図、第２図は実施例の構成説明図
、第３図（α）〜（６）は従来例の説明図であシ、図中
１１．１１ｔ〜１１ｔｓ ハＩ１０７’ ｏ ツク、１
２．１２ｔ〜１２ｇはセンスアンプ、カラムデコーダ、
１３．１３ｔ〜１３゜はローデコーダ、１４はワード線
、１６はメモリセルを示す。
、第３図（α）〜（６）は従来例の説明図であシ、図中
１１．１１ｔ〜１１ｔｓ ハＩ１０７’ ｏ ツク、１
２．１２ｔ〜１２ｇはセンスアンプ、カラムデコーダ、
１３．１３ｔ〜１３゜はローデコーダ、１４はワード線
、１６はメモリセルを示す。
Claims (3)
- （１）ワードアドレス信号をローデコーダに入れワード
線を選択し、該ワード線に接続された各入出力装置（Ｉ
／Ｏ）のメモリセルの各複数ビットを時分割に駆動し、
該複数ビットをカラムデコーダにより検出して該当する
Ｉ／Ｏに出力する多ビットセルメモリにおいて、 各Ｉ／Ｏに対応し時分割駆動する複数ビット毎に該セル
メモリがカラム方向に分割されてなるブロック（１１＿
Ａ、１１＿Ｂ、・・・、１１＿Ｎ）を有し、該分割ブロ
ック（１１＿Ａ、１１＿Ｂ、・・・、１１＿Ｎ）に対応
し前記カラムデコーダ（１２）を分割し、前記アドレス
信号に対して前記分割された各メモリブロック（１１＿
Ａ１１＿Ｂ、・・・、１１＿Ｎ）を並列動作させ、前記
ブロック（１１＿Ａ、１１＿Ｂ、・・・、１１＿Ｎ）毎
のワード線が当該Ｉ／Ｏの１ビットセル毎駆動するよう
にしたことを特徴とする多ビットセルメモリの駆動方法
。 - （２）前記分割されたブロック（１１＿Ａ、１１＿Ｂ、
・・・、１１＿Ｎ）をさらにワードアドレス方向に所定
複数ビット毎に分割したことを特徴とする請求項（１）
記載の多ビットセルメモリの駆動方法。 - （３）前記ワードアドレス方向に分割されたブロックに
対応するカラムデコーダを２ブロック宛共有とするよう
に分割し、前記アドレス信号に対して並列動作させたこ
とを特徴とする請求項（２）記載の多ビットセルメモリ
の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238180A JPH0287391A (ja) | 1988-09-22 | 1988-09-22 | 多ビットセルメモリの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238180A JPH0287391A (ja) | 1988-09-22 | 1988-09-22 | 多ビットセルメモリの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287391A true JPH0287391A (ja) | 1990-03-28 |
Family
ID=17026364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238180A Pending JPH0287391A (ja) | 1988-09-22 | 1988-09-22 | 多ビットセルメモリの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287391A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
| US5282177A (en) * | 1992-04-08 | 1994-01-25 | Micron Technology, Inc. | Multiple register block write method and circuit for video DRAMs |
-
1988
- 1988-09-22 JP JP63238180A patent/JPH0287391A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
| US5282177A (en) * | 1992-04-08 | 1994-01-25 | Micron Technology, Inc. | Multiple register block write method and circuit for video DRAMs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5313425A (en) | Semiconductor memory device having an improved error correction capability | |
| US6928590B2 (en) | Memory device and method for storing bits in non-adjacent storage locations in a memory array | |
| JP3019869B2 (ja) | 半導体メモリ | |
| US9983928B2 (en) | Apparatuses and methods including error correction code organization | |
| US7107507B2 (en) | Magnetoresistive solid-state storage device and data storage methods for use therewith | |
| US20030041299A1 (en) | Memory controller for multilevel cell memory | |
| US4456980A (en) | Semiconductor memory device | |
| US11436079B2 (en) | Semiconductor memory devices having enhanced error correction circuits therein | |
| JPS58111200A (ja) | デ−タ処理システム | |
| EP0077204A2 (en) | Error-correcting memory with low storage overhead and fast correction mechanism | |
| JP2003068096A5 (ja) | ||
| EP3731096A1 (en) | Technologies for providing error correction for row direction and column direction in a cross point memory | |
| EP0153752B1 (en) | Semiconductor memory device with a bit error detecting function | |
| EP0096779A2 (en) | Multi-bit error scattering arrangement to provide fault tolerant semiconductor memory | |
| US6901552B1 (en) | System for storing data words in a RAM module | |
| JPH0287391A (ja) | 多ビットセルメモリの駆動方法 | |
| TW202038248A (zh) | 具糾錯電路的記憶體 | |
| JP6862487B2 (ja) | エラー訂正回路を有するメモリ | |
| KR102194914B1 (ko) | 에러 정정 회로를 가지는 메모리 | |
| KR20070072229A (ko) | Ｅｄｓ 구조를 이용하는 반도체 메모리 장치 | |
| US20240097709A1 (en) | Error correction code decoder using constacyclic code, and memory device and memory system including the same | |
| JP2767841B2 (ja) | 半導体メモリ装置 | |
| JPH01239656A (ja) | 自己訂正機能付きｌｓｉメモリ | |
| JPS5911999B2 (ja) | 記憶装置のブロツク切替方式 | |
| JPH06230990A (ja) | 符号誤りの識別、補正方法及び装置 |