JPH01166398A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらにはＦＣＣ（エラー・チエ
ツク・アンド・コレクティング）による誤り検出訂正が
可能とされる半導体記憶装置に関し、例えば、偶数又は
基数パリティ−に基づいて誤り検出訂正可能とされるＤ
ＲＡＭ　（ダイナミック・ランダム・アクセス・メモリ
）に関するものである。

〔従来技術〕

ＤＲＡＭは信号電荷を蓄積容量に保持する形式のメモリ
セルを有し、ＤＲＡＭの高集積化に伴ってメモリセルの
蓄積電荷量は益々減少される傾向にあるため、ＤＲＡＭ
にはアルファー線によるソフトエラーが顕在化されてい
る。このため、ＤＲＡＭをメインメモリなどとするよう
なシステムにおいては、ソフトエラーで生じたメモリ情
報の誤りをＥＣＣ回路で検出して訂正することにより、
メモリさらにはシステムの信頼性向上が図られている。

例えば、ＥＣＣ機能として偶数又は基数パリティチエツ
ク方式を採用する場合、同時にメモリ情報の２ビツトが
回路故障などによって変化される虞を低減しておく必要
がある。そこで１例えば、×４ビット構成のＤＲＡＭに
おいて、並列的にアクセスされる４ビツトは夫々異なる
ワード線のメモリセルデータとされるような回路構成が
検討されている。即ち、第４図に示されるように、夫々
のメモリマット１，２，３．４に１ビツトずつ割り当て
て４ビツトを並列的にアクセス可能にされている。

尚、ＤＲＡＭについて記載された文献の例としては、昭
和５９年１１月３０日オーム社発行のｒＬＳＩハンドブ
ックＪＰ４９８がある。

〔発明が解決しようとする問題点〕

しかしながら、第４図に示されるようにメモリセルがマ
トリクス配置された４個のメモリマット１．２，３．４
の中央に、夫々のメモリマットにおいてワード線選択信
号を形成するためのＸアドレスデコーダ５，６を配置し
、それらメモリマット１，２，３．４をはさんで一端側
にアドレス人力バッファ７を、そして他端側に各メモリ
マットに対して並列的にデータを入出力させるためのデ
ータ入出力回路８を配置した場合には、選択されるべき
メモリセルの位置により、ワード線及びデータの伝播経
路において実質的に駆動しなければならない負荷に比較
的大きな差異を生ずることになる。例えば、第４図にお
ける０印の位置がメモリマット４におけるアクセス対象
メモリセルの位置とされると、アドレス信号やワード線
選択駆動信号さらにはデータの伝播経路は破線で示され
るようにその方向が一定せず、これにより、Ｘアドレス
デコーダが駆動すべき負荷とデータ入出力回路が駆動す
べき負荷は、各メモリマットにおけるアクセス対象メモ
リセルの位置に従って共に増大したり減少したりして、
メモリアクセスを高速化することができないという問題
点があった。

本発明の目的は、データ入出力回路及びアドレスバッフ
ァに対するアクセス対象メモリセルの位置が変わっても
それら両回路が駆動すべき負荷の合計が著しく変動する
ことはなく、しかも全体としてその負荷を小さくするこ
とができる半導体記憶装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、メモリセルがマトリクス配置された複数個の
メモリマットを中央に備え、その複数個のメモリマット
をはさんで一端側にアドレス人力バッファを、そして他
端側に各メモリマットに対して並列的にデータを入出力
させるためのデータ入出力回路を配置した半導体記憶装
置において、メモリマットに含まれるメモリセルを選択
するためのワード線選択駆動信号を形成するアドレスデ
コーダを、夫々のメモリマット毎に、且つ、上記アドレ
ス入力バッファ側又はデータ入出力回路側の何れか一方
に揃えて配置して成るものである。

〔作　用〕

上記した手段によれば、夫々のメモリマット毎に、且つ
、上記アドレス入力バッファ側又はデータ入出力回路側
の何れか一方に揃えて配置されたアドレスデコーダによ
るメモリセルの選択駆動方向はメモリセルの位置に関係
なく一定にされる。

そして、アドレスバッファから比較的離れた位置のメモ
リセルを選択するときにアドレスデコーダが実質的に駆
動すべき負荷は相対的に大きくされる反面、データ入出
力回路が駆動すべき負荷は相対的に小さくされ、また、
アドレスバッファから比較的近い位置のメモリセルに選
択するときにアドレスデコーダが実質的に駆動すべき負
荷は相対的に小さくされる反面、データ入出力回路が駆
動すべき負荷は相対的に大きくされる。これにより、ア
ドレスデコーダが駆動すべき負荷とデータ入出力回路が
駆動すべき負荷の増減は相互に相反する傾向を採って相
殺される結果、アクセス対象とされるメモリセルの位置
が変わってもそれら両回路が駆動すべき合計負荷の比較
的大きな変動が抑えられ、これによって、メモリアクセ
スの高速化を達成するものである。

〔実施例〕

第１図は本発明に係る半導体記憶装置の一実施例である
ＤＲＡＭ全体を示すブロック図である。

同図に示されるＤＲＡＭは特に制限されないが公知の半
導体集積回路製造技術によって１つの半導体基板に形成
される。

このＤＲＡＭは、特に制限されないが、ソフトエラー及
び回路故障などで生じたメモリ情報の誤りを外部ＦＣＣ
回路で検出して訂正するシステムに適用される。このシ
ステムには例えばＦＣＣ機能として偶数又は基数パリテ
ィチエツク方式が採用され、それに従って本実施例のＤ
ＲＡＭは、同時に２ビツトのメモリ情報が不所望に同一
レベルに変化される虞を低減し得るメモリマット構成と
されている。

即ち、本実施例のＤＲＡＭは、特に制限されないが、×
４ビット構成とされ、並列的にアクセスされる４ビツト
は夫々異なるワード線のメモリセルデータとされるよう
に４個のメモリマット１１゜１２．１３，１４を有する
。これらメモリマット１１．１２，１３．１４をはさん
で第１図における半導体基板の上縁側にはデータ入出力
回路１５が配置され、さらに基板の下縁側にはアドレス
バッファ１６が配置される。

夫々のメモリマット１１，１２，１３．１４は、図示は
しないが、マトリクス配置された複数個のダイナミック
型メモリセルを有し、各メモリセルの選択端子は列毎に
ワード線に結合され、また、各メモリセルのデータ入出
力端子は行毎にビット線に結合される。

夫々のメモリマット１１，１２，１３．１４に含まれる
ワード線は、ワード線選択信号を形成し。

それに従ってワード線を選択レベルに駆動するＸアドレ
スデコーダ２１，２２，２３．２４　（本明細書の説明
ではＸアドレスデコーダはワードドライバを含む概念と
して用いられている）の出力端子に結合される。Ｘアド
レスデコーダ２１，２２゜２３．２４は各メモリマット
１１，１２，１３゜１４に個別的に１対１対応で設けら
れ、特に本実施例においてはメモリマットの下縁側即ち
アドレスバッファ１６側に揃えてレイアウトされている
。

夫々のＸアドレスデコーダ２１，２２，２３．２４は、
上記アドレスバッファ１６からアドレス信号Ｘａｄｒが
共通に供給され、その供給アドレス信号Ｘａｄｒに対応
する１本のワード線を夫々が選択駆動する。

夫々のメモリマット１１，１２，１３．１４における各
ビット線は一方において図示しないセンスアンプやプリ
チャージ回路に結合される。メモリマット１１．１２に
含まれる各ビット線の他方はＹ選択回路３１．３２を介
して共通データ線４１．４２に結合される。同様に、メ
モリマット１３．１４に含まれる各ビット線の他方はＹ
選択回路３３．３４を介して共通データ線４３．４４に
結合される。

上記共通データ線４１．４２，４３．４４と各ビット線
との間には上記Ｙ選択回路３ｉ、３２゜３３．３４に含
まれる夫々図示しないＹ選択スイッチが介在される。Ｙ
選択回路３１．３２に含まれる図示しないＹ選択スイッ
チはＹアドレスデコーダ５１の出力選択信号によって共
通にスイッチ制御され、また、Ｙ選択回路３３．３４に
含まれる図示しないＹ選択スイッチはＸアドレスデコー
ダ５２の出力選択信号によって共通にスイッチ制御され
る。夫々のＹアドレスデコーダ５１．５２は、上記アド
レスバッファ１６から出力されるアドレス信号Ｙａｄｒ
を共通に受けて、夫々のＹ選択回路３１，３２，３３．
３４に夫々含まれる図示しないＹ選択スイッチを当該入
力アドレス信号に応じて選択的にオン動作させる。

上記Ｘアドレスデコーダ２１，２２，２３，２４にアド
レス信号Ｘａｄｒが供給され、且つ、Ｙアドレスデコー
ダ５１．５２にアドレス信号Ｙａｄｒが供給されると、
各メモリマット１１，１２゜１３．１４において当該ア
ドレス信号に対応されるメモリセルが夫々の共通データ
線４１，４２゜４３．４４に導通状態にされる。

共通データ線４１，４２，４３．４４は夫々−ヒ記デー
タ入出力回路１５に接続され、このデータ入出力回路１
５と各共通データｍ４１，４２，４３．４４との間では
並列的に４ビツトのデータが入出力可能にされる。デー
タ入出力回路１５には。

夫々図示しないメインアンプやデータ入出力バッファな
どを含む。図示しないメインアンプは、リードアクセス
に際して共通データ線に与えられるメモリセルデータに
基づいて当該共通データ線を増幅駆動し、またライトア
クセスに際して与えられる書き込みデータに基づいて共
通データ線を増幅駆動する。

次に上記ＤＲＡＭの動作を説明する。

上記Ｘアドレスデコーダ２１，２２，２３．２４にアド
レス信号Ｘａｄｒが供給され、且つ、Ｙアドレスデコー
ダ５１．５２にアドレス信号Ｙａｄｒが供給されると、
各メモリマット１１，１２゜１３．１４において当該ア
ドレス信号に対応されるメモリセルが夫々の共通データ
線４１，４２゜４３．４４に導通状態にされる。

このとき各Ｘアドレスデコーダ２１，２２．２３．２４
は夫々のメモリマット１１，１２，１３゜１４における
所定のワード線を選択レベルに駆動することになるが１
選択されるべきメモリセルがＸアドレスデコーダ２１，
２２，２３，２４に近い程、その選択動作は早いタイミ
ングで確定される。更に、選択されるべきメモリセルが
Ｘアドレスデコーダ２１，２２，２３，２４から遠い程
、その選択されるべきメモリセルはデータ入出力回路１
５に近くなる。したがって、夫々のメモリマット１１，
１２，１３，１４において選択されるべきメモリセルが
Ｘアドレスデコーダ２１，２２゜２３．２４に近い程、
Ｘアドレスデコーダ２１゜２２．２３，２４が駆動すべ
き負荷は相対的に小さくされ、且つ、データ入出力回路
１５に含まれる図示しないメインアンプが駆動すべき負
荷は相対的に増大される。この状態は例えばメモリマッ
ト１４において選択されるメモリセルの位置を０印の位
置とする第３図の破線によって表される信号伝播経路か
ら明らかである。逆に、夫々のメモリマット１１，１２
，１３，１４において選択されるべきメモリセルがＸア
ドレスデコーダ２１゜２２．２３，２４から遠い程、Ｘ
アドレスデコーダ２１，２２，２３，２４が駆動すべき
負荷は相対的に増大され、且つ、データ入出力回路１５
に含まれる図示しないメインアンプが駆動すべき負荷は
相対的に減少される。この状態は例えばメモリマット１
４において選択されるメモリセルの位置を０印の位置と
する第２図の破線によって表される信号伝播経路から明
らかである。

ここで、Ｘアドレスデコーダ２１，２２，２３゜２４が
駆動すべき負荷とはメモリセルの選択端子が多数結合さ
れるワード線の容量性負荷及び抵抗負荷である。また、
データ入出力回路１５に含まれる図示しないメインアン
プが駆動すべき負荷とは共通データ線の配線抵抗や寄生
容量などに起因する負荷である。

このように、Ｘアドレスデコーダ２１，２２゜２３．２
４が駆動すべき負荷とデータ入出力回路１５に含まれる
メインアンプが駆動すべき負荷の増減は、夫々のメモリ
マット１１，１２，１３゜１４において選択されるべき
メモリセルの位置に従って相互に相反する傾向を採って
、Ｘアドレスデコーダ及びメインアンプが駆動すべき合
計負荷の変動もしくはその合計負荷の駆動に必要な時間
の変動は相殺される傾向を採る。これにより、アクセス
対象とされるメモリセルの位置が個々のメモリマット内
において変わっても、アクセスタイムの変動が抑制され
、これにより、高速にアクセス可能とされる６ 上記実施例によれば以下の作用効果を得るものである。

（１）夫々のメモリマット１１，１２，１３．１４毎に
、且つ、上記アドレス入力バッファ１６側に揃えて、Ｘ
アドレスデコーダ２１，２２，２３゜２４が配置されて
いるから、Ｘアドレスデコーダ２１．２２，２３，２４
によるメモリセルの選択駆動方向は夫々一定にされる。

これにより、各メモリマット１１，１２，１３，１４に
おいて選択されるべきメモリセルの位置がＸアドレスデ
コーダ２１，２２，２３．２４から離れる程そのＸアド
レスデコーダによる実質的な駆動負荷は相対的に大きく
される反面、データ入出力回路１５に含まれるメインア
ンプが駆動すべき負荷は相対的に小さくされる関係を採
るようになる。したがって、Ｘアドレスデコーダ２１，
２２，２３．２４が駆動すべき負荷とデータ入出力回路
１５に含まれるメインアンプが駆動すべき負荷の増減は
、夫々のメモリマット１１，１２，１３，１４において
選択されるべきメモリセルの位置に従って相互に相反す
る傾向を採って、Ｘアドレスデコーダ及びメインアンプ
が駆動すべき合計負荷の変動もしくはその合計負荷の駆
動に必要な時間の変動は相殺される傾向を採る。これに
より、メモリマット内の何れのメモリセルが選択される
場合にもアクセスタイムの比較的大きな変動を抑制する
ことができる。

（２）上記作用効果より、ソフトエラー及び回路故障な
どで生じたメモリ情報の誤りを偶数又は基数パリティチ
エツク方式などによって外部ＦＣＣ回路で検出して訂正
するシステムに適用されるＤＲＡＭのメモリアクセスの
高速化を達成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば、上記実施例では×４ビットのＤＲＡＭについて
説明したが、並列的に入出力可能なデータのビット数も
しくはメモリマットの分割数などはそれに限定されず適
宜変更することができる。

また、ＤＲＡＭの格納データに対して施されるＦＣＣ機
能は偶数又は奇数パリティ−に限定されず、ハミング符
号や拡大ハミング符号によるものであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である外部ＦＣＣ回路によ
るソフトエラ一対策用ＤＲＡＭに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
ビデオＲＡＭさらにはスタティックＲＡＭなどの各種半
導体記憶装置に広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、夫々のメモリマット毎に、且つ、アドレス入
力バッファ又はデータ入出力回路側の何れか一方に揃え
て、ワード線選択駆動のためのアドレスデコーダが配置
されているから、各アドレスデコーダによるメモリセル
の選択駆動方向は夫々一定にされることにより、各メモ
リマットにおいて選択されるべきメモリセルの位置がア
ドレスデコーダから離れる程そのアドレスデコーダが実
質的に駆動すべき負荷は相対的に大きくされる反面、デ
ータ入出力回路が駆動すべき負荷は相対的に小さくされ
る関係を採るようになり、斯るアドレスデコーダが駆動
すべき負荷とデータ入出力回路が駆動すべき負荷の増減
は、夫々のメモリマットにおいて選択されるべきメモリ
セルの位置に従って相互に相反する傾向を採って、アド
レスデコーダ及びデータ入出力回路が駆動すべき合計負
荷の変動もしくはその合計負荷の駆動に必要な時間の変
動は相殺される傾向を採る。これにより、メモリマット
内の何れのメモリセルが選択される場合にもアクセスタ
イムの比較的大きな変動を抑制することができると共に
、メモリアクセスの高速化を達成することができるとい
う効果がある６

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の一実施例である
ＤＲＡＭ全体を示すブロック図、第２図は第１図のＤＲ
ＡＭにおいてＸデコーダから比較的離れた位置のメモリ
セルデータが選択される場合の作用説明図、 第３図は第１図のＤＲＡＭにおいてＸデコーダに比較的
近い位置のメモリセルデータが選択される場合の作用説
明図。 第４図は外部ＦＣＣ回路によるソフトエラ一対策用ＤＲ
ＡＭの従来のレイアウト構成を示す説明図である。 １１．１２，１３．１４・・・メモリマット、１５・・
・データ入出力回路、１６・・・アドレスバッファ、２
１，２２，２３．２４・・・Ｘアドレスデコーダ、３１
．３２，３３．３４・・・Ｙ選択回路、４１，４２．４
３．４４・・・共通データ線、５１，５２・・・Ｙア、
ドレスデコーダ、Ｘａｄｒ、Ｙａｄｒ・・・アドレス信
号。 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルがマトリクス配置された複数個のメモリ
   マットを中央に備え、その複数個のメモリマットをはさ
   んで一端側にアドレス入力バッファを、そして他端側に
   各メモリマットに対して並列的にデータを入出力させる
   ためのデータ入出力回路を配置した半導体記憶装置にお
   いて、メモリマットに含まれるメモリセルを選択するた
   めのワード線選択駆動信号を形成するアドレスデコーダ
   を、夫々のメモリマット毎に、且つ、上記アドレス入力
   バッファ側又はデータ入出力回路側の何れか一方に揃え
   て配置して成るものであることを特徴とする半導体記憶
   装置。 ２、上記データ入出力回路から入出力されるデータは、
   偶数又は基数パリティーの生成対象とされるものである
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。