JPS61261898A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61261898A JPS61261898A JP60103332A JP10333285A JPS61261898A JP S61261898 A JPS61261898 A JP S61261898A JP 60103332 A JP60103332 A JP 60103332A JP 10333285 A JP10333285 A JP 10333285A JP S61261898 A JPS61261898 A JP S61261898A
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- JP
- Japan
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- memory cell
- cell array
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エラー検出訂正回路をチップ内に構成したオ
ンチップＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ＆
Ｃｏｒｒｅｃｔｉｎｇ）回路付き半導体記憶装置に関す
る。
ンチップＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ＆
Ｃｏｒｒｅｃｔｉｎｇ）回路付き半導体記憶装置に関す
る。
オンチップＥＣＣ回路付きメモリとしては水平垂直パリ
ティチェック方式のＥＣＣ回路をグイナミソクＲＡＭに
搭載したもの及びハミングコード利用のＥＣＣ回路をＲ
ＯＭに搭載したものがあり、前者はＴ、 Ｍａｎｏ、
ｅｔ ａｌ、 Ｃ１ｒｃｕｉｔ Ｔｅｃｈｎｉｑｕｅ
ｓｆｏｒ ａ ＶＬＳＴ ｍｅｍｏｒｙ″ＴＲＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ
Ｃ４ｒｃｕｉｔｓ、 ５Ｃ−１８ＮＯ，５Ｐ４６３．１
９８３に、また後者はＴ、 ５ｈｉｎｏｄａ ｅｔ ａ
ｌ、 “Ａ ＩＭｂ ＲＯＭ １ｖｉｔｈＯｎ−Ｃ
ｈｉｐ ＥＥＣｆｏｒ Ｙｉｅｌｄ Ｅｎｈａｎｃｅ
ｍｅｎｔ″、 ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ１５Ｂ−１５９＋
Ｆｅｂ。
ティチェック方式のＥＣＣ回路をグイナミソクＲＡＭに
搭載したもの及びハミングコード利用のＥＣＣ回路をＲ
ＯＭに搭載したものがあり、前者はＴ、 Ｍａｎｏ、
ｅｔ ａｌ、 Ｃ１ｒｃｕｉｔ Ｔｅｃｈｎｉｑｕｅ
ｓｆｏｒ ａ ＶＬＳＴ ｍｅｍｏｒｙ″ＴＲＥ
Ｅ Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−５ｔａｔｅ
Ｃ４ｒｃｕｉｔｓ、 ５Ｃ−１８ＮＯ，５Ｐ４６３．１
９８３に、また後者はＴ、 ５ｈｉｎｏｄａ ｅｔ ａ
ｌ、 “Ａ ＩＭｂ ＲＯＭ １ｖｉｔｈＯｎ−Ｃ
ｈｉｐ ＥＥＣｆｏｒ Ｙｉｅｌｄ Ｅｎｈａｎｃｅ
ｍｅｎｔ″、 ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ１５Ｂ−１５９＋
Ｆｅｂ。
１９８３に開示されている。何れの場合も、あるデータ
が正しいか否かを検査するために、あるメモリセルを読
出すときは同時に該セルとグループを作る多数のセルも
読出し、これらの読出しデータを所定のパリティチェッ
ク回路によってチェックし、チェック結果（シンドロー
ムと称する）により、誤りがあれば当該ビットデータを
修正して（反転して）出力する。
が正しいか否かを検査するために、あるメモリセルを読
出すときは同時に該セルとグループを作る多数のセルも
読出し、これらの読出しデータを所定のパリティチェッ
ク回路によってチェックし、チェック結果（シンドロー
ムと称する）により、誤りがあれば当該ビットデータを
修正して（反転して）出力する。
このためメモリセルアレイから引出されるデータバスは
ＥＣＣ回路なしのものに比べて極めて多数となり、フォ
トリソグラフィ上の制約もあって配線幅は余り狭くはで
きないのでデータバス部の面積が増大し、これを収容す
べくチップを大型化すれば製造歩留りの低下を招き、搭
載可能なパッケージに制約が生じる等の悪影響が出る。
ＥＣＣ回路なしのものに比べて極めて多数となり、フォ
トリソグラフィ上の制約もあって配線幅は余り狭くはで
きないのでデータバス部の面積が増大し、これを収容す
べくチップを大型化すれば製造歩留りの低下を招き、搭
載可能なパッケージに制約が生じる等の悪影響が出る。
例えばＩＭビットのメモリを例にとると、このメモリの
ワード線及びビット線を共に１０２４本とすれば、水平
垂直パリティ検査方式では１本のワード線上の１０２４
個のセルデータを２次元の仮想テーブル上に配置し、そ
の行と列のパリティを検査する（他のワード線について
も同様）。
ワード線及びビット線を共に１０２４本とすれば、水平
垂直パリティ検査方式では１本のワード線上の１０２４
個のセルデータを２次元の仮想テーブル上に配置し、そ
の行と列のパリティを検査する（他のワード線について
も同様）。
１０２４＝３２Ｘ３２であるから３２行×３２列の２次
元データテーブルを考える訳で、このため３２本＋３２
本、合計６４本のデータバスと、水平、垂直各１本のパ
リティデータバスを引出す必要がある。
元データテーブルを考える訳で、このため３２本＋３２
本、合計６４本のデータバスと、水平、垂直各１本のパ
リティデータバスを引出す必要がある。
第３図は水平垂直パリティ検査方式をとるＲＡＭの概要
を示し、１０はメモリセルアレイ、ＢＬはそのビット線
、ＷＬはワード線である。このＲＡＭはＩＭｂの容量で
、ワード線及びビット線は同じ本数とすると、１本のワ
ード線に接続されるセル数はビット線数に等しい１０２
４ピツｉ・であるが、これは３２Ｘ３２の２次元７１−
リクスにし、その行２列に各１ピツ１へのパリティが付
くので総数は１０２４ｂ＋３２ｘ２ｂになる。他のワー
ド線についても同様であり、またパリティビットに対す
るビット線も設けられるから、ピッ１−線数は１０２４
＋３２ｘ２本になる。パリティピッＩ・は各群に分散配
置する方式と一箇所に纏めて配置する方式があるが、本
例では後者とする。パリティ用データバスは、アクセス
されるメモリセルをＣ４とすると該Ｃｉを含む、３２Ｘ
３２マトリクス上の行２列上の各セルのデータを取出す
必要があるので水平（行）、垂直（列）データバスＤＢ
＋。
を示し、１０はメモリセルアレイ、ＢＬはそのビット線
、ＷＬはワード線である。このＲＡＭはＩＭｂの容量で
、ワード線及びビット線は同じ本数とすると、１本のワ
ード線に接続されるセル数はビット線数に等しい１０２
４ピツｉ・であるが、これは３２Ｘ３２の２次元７１−
リクスにし、その行２列に各１ピツ１へのパリティが付
くので総数は１０２４ｂ＋３２ｘ２ｂになる。他のワー
ド線についても同様であり、またパリティビットに対す
るビット線も設けられるから、ピッ１−線数は１０２４
＋３２ｘ２本になる。パリティピッＩ・は各群に分散配
置する方式と一箇所に纏めて配置する方式があるが、本
例では後者とする。パリティ用データバスは、アクセス
されるメモリセルをＣ４とすると該Ｃｉを含む、３２Ｘ
３２マトリクス上の行２列上の各セルのデータを取出す
必要があるので水平（行）、垂直（列）データバスＤＢ
＋。
ＤＢ２とも３２本になり、これにパリティビット用の１
本がつくのでＤＢＩ、ＤＢ２とも３３本になる。３０．
３２は水平、垂直パリティチェック回路で、水平、垂直
データバスＤＢＩ、ＤＢ２に接続され、パリティチェッ
クを行なってパリティエラーなら１、エラーなしなら０
の１ビットを出力する。これら出力ビットはアントゲ−
１−３４に加えられ、従って該ゲート３４は水平パリテ
ィチェック結果及び垂直パリティチェックがエラー（こ
れはＣｉのデータがエラーを意味する）のとき１の出力
を生じる。
本がつくのでＤＢＩ、ＤＢ２とも３３本になる。３０．
３２は水平、垂直パリティチェック回路で、水平、垂直
データバスＤＢＩ、ＤＢ２に接続され、パリティチェッ
クを行なってパリティエラーなら１、エラーなしなら０
の１ビットを出力する。これら出力ビットはアントゲ−
１−３４に加えられ、従って該ゲート３４は水平パリテ
ィチェック結果及び垂直パリティチェックがエラー（こ
れはＣｉのデータがエラーを意味する）のとき１の出力
を生じる。
アンドゲート３４の出力は排他オアゲート３６の一方の
入力端に加えられ、該ゲート３６の他方の入力端にはデ
ータバスＤＢを通して被アクセスメモリセルＣ４のデー
タが加えられ、従ってパリティエラーと判定されると該
データビットは反転され、エラーでなければそのま＼通
過し、出力アンプ３８を通して読出し出力データＤｏｕ
ｔとして出力される。図示しないが読出しデータ用のデ
ータバスＤＢはマルチプレクサを通して１０２４本のデ
ータ用ビット線に接続され、カラムデコーダの出力によ
り制御される該マルチプレクサを通して被アクセスメモ
リセルのデータが加えられる。
入力端に加えられ、該ゲート３６の他方の入力端にはデ
ータバスＤＢを通して被アクセスメモリセルＣ４のデー
タが加えられ、従ってパリティエラーと判定されると該
データビットは反転され、エラーでなければそのま＼通
過し、出力アンプ３８を通して読出し出力データＤｏｕ
ｔとして出力される。図示しないが読出しデータ用のデ
ータバスＤＢはマルチプレクサを通して１０２４本のデ
ータ用ビット線に接続され、カラムデコーダの出力によ
り制御される該マルチプレクサを通して被アクセスメモ
リセルのデータが加えられる。
１２はカラムデコーダで、カラムアドレスにまりカラム
スイッチ１６及び上記マルチプレクサを制御する。また
１４はローデコーダでワード線ＷＬの選択を行なう。
スイッチ１６及び上記マルチプレクサを制御する。また
１４はローデコーダでワード線ＷＬの選択を行なう。
ハミングコードを用いた場合には、そのコード長をどの
程度にするかに依るが、３２ビツトのデータピッ１〜で
ハミングコードを作る場合には１ビット誤り訂正可能に
するために６ビツトの付加パリティピッＩ・が必要なの
で同時に３８ビットのデータが必要であり、従ってデー
タバスは３８本になる。データバスは各々単一の配線で
もよいが、このバスを通じてデータの入出力を行なう場
合は相補型のデータバス即ちり、Ｄのペアーで１つのデ
ータバスとした方が動作上都合が良いのでこのようにす
るとデータバス数は上記の２倍、７６本になる。
程度にするかに依るが、３２ビツトのデータピッ１〜で
ハミングコードを作る場合には１ビット誤り訂正可能に
するために６ビツトの付加パリティピッＩ・が必要なの
で同時に３８ビットのデータが必要であり、従ってデー
タバスは３８本になる。データバスは各々単一の配線で
もよいが、このバスを通じてデータの入出力を行なう場
合は相補型のデータバス即ちり、Ｄのペアーで１つのデ
ータバスとした方が動作上都合が良いのでこのようにす
るとデータバス数は上記の２倍、７６本になる。
第４図はハミングコードを利用するＥＣＣ回路付きＲＡ
Ｍの概要を示す。このＲＡＭはやはりＩＭｂ、 ビッ
ト線ＢＬ及びワード線ＷＬは共に１０２４本としており
、Ｃｉが被アクセスメモリセルである。該セルＣｉをア
クセスするとき該セルが属する３２＋６個のメモリセル
群Ｃｇを読出ず。
Ｍの概要を示す。このＲＡＭはやはりＩＭｂ、 ビッ
ト線ＢＬ及びワード線ＷＬは共に１０２４本としており
、Ｃｉが被アクセスメモリセルである。該セルＣｉをア
クセスするとき該セルが属する３２＋６個のメモリセル
群Ｃｇを読出ず。
従ってデータバス１８は３８組である。ハミングコード
を利用するＥＣＣでは、多ピッＩ・２進数の下位より１
．２，４．、・・・・・・番つまり２’ （ｉ＝０゜
１．２．・・・・・・）番の位置にパリティビットを置
き、残りにデータビットを詰め、こうして得られた３８
ビツトデータ（但しこれは仮想的のもの）より６つの群
を作り、各群についてパリティ検査を行なう。１０進数
１ ２，３．・・・・・・を複数ビット２進数で表わす
と、表１に示すようにこれらの２進数の第１桁は１と０
が交互に現われ、第２桁は０１１００・・・・・・とな
り、第３桁は０と１が４つずつ（但し最初は３つ）交互
に現われ・・・・・・となるが、上記の６つの群の第１
群、第２群、・・・・・・は第１桁。
を利用するＥＣＣでは、多ピッＩ・２進数の下位より１
．２，４．、・・・・・・番つまり２’ （ｉ＝０゜
１．２．・・・・・・）番の位置にパリティビットを置
き、残りにデータビットを詰め、こうして得られた３８
ビツトデータ（但しこれは仮想的のもの）より６つの群
を作り、各群についてパリティ検査を行なう。１０進数
１ ２，３．・・・・・・を複数ビット２進数で表わす
と、表１に示すようにこれらの２進数の第１桁は１と０
が交互に現われ、第２桁は０１１００・・・・・・とな
り、第３桁は０と１が４つずつ（但し最初は３つ）交互
に現われ・・・・・・となるが、上記の６つの群の第１
群、第２群、・・・・・・は第１桁。
第２桁、・・・・・・の１の位置の番号のデータを上記
３８ビツトデータよりとって構成されたものである。
３８ビツトデータよりとって構成されたものである。
表 １
即ち第１群は３８ビツトデータの下位より１゜３．５．
・・・・・・番目のビット、第２群は同２，３゜６．７
．・・・・・・番目のビット、第３群は・・・・・・で
構成される。２０はこれら第１群〜第６群のパリティ検
査回路であり、その検査結果（シンドロームという、本
例では６ビツト）をエラー訂正回路２２へ出力する。シ
ンドロームは誤りビットの位置（アドレス）を示すもの
であり、訂正回路２２はデータバス１８の３２ビツトデ
ータ中シンドロームで指定されるビットを反転し、エラ
ー訂正する。
・・・・・・番目のビット、第２群は同２，３゜６．７
．・・・・・・番目のビット、第３群は・・・・・・で
構成される。２０はこれら第１群〜第６群のパリティ検
査回路であり、その検査結果（シンドロームという、本
例では６ビツト）をエラー訂正回路２２へ出力する。シ
ンドロームは誤りビットの位置（アドレス）を示すもの
であり、訂正回路２２はデータバス１８の３２ビツトデ
ータ中シンドロームで指定されるビットを反転し、エラ
ー訂正する。
２４はセレクタで、被アクセスメモリセルＣＬのデータ
のみを取出し、これをアンプ２６を通して出力データＤ
ｏｕｔとして出力する。セレクタ２４と訂正回路２２は
逆でもよく、この場合はセレクタ２４がデータバス１８
から被アクセスメモリセルＣｔのデータを取出し、訂正
回路２２は、３２ビツト中のＣ４のアドレスと６ビツト
シンドロームが示すアドレスが一致するとき上記Ｃｉデ
ータを反転する排他オアゲートからなる。
のみを取出し、これをアンプ２６を通して出力データＤ
ｏｕｔとして出力する。セレクタ２４と訂正回路２２は
逆でもよく、この場合はセレクタ２４がデータバス１８
から被アクセスメモリセルＣｔのデータを取出し、訂正
回路２２は、３２ビツト中のＣ４のアドレスと６ビツト
シンドロームが示すアドレスが一致するとき上記Ｃｉデ
ータを反転する排他オアゲートからなる。
このように第３図なら３２＋３２＋２対の、また第４図
なら３２＋６対のデータバスを必要とし、メモリ容量が
増大するにつれてこれらのデータバス数は益々増大する
。本発明は多数のデータバスを、セルアレイ等を工夫す
ることにより小スペースに収容可能にしようとするもの
である。
なら３２＋６対のデータバスを必要とし、メモリ容量が
増大するにつれてこれらのデータバス数は益々増大する
。本発明は多数のデータバスを、セルアレイ等を工夫す
ることにより小スペースに収容可能にしようとするもの
である。
本発明は、メモリセルアレイと同じチップ上にエラー検
出訂正回路を搭載した半導体記憶装置において、メモリ
セルアレイをワード線方向で２分し、その２分されたメ
モリセルアレイの一方と他方の間にエラー検出訂正回路
を配設し、該メモリセルアレイの一方及び他方の一辺に
沿いワード線と平行に走るデータバスを該エラー検出訂
正回路の入力端へ接続するようにしてなることを特徴と
するものである。
出訂正回路を搭載した半導体記憶装置において、メモリ
セルアレイをワード線方向で２分し、その２分されたメ
モリセルアレイの一方と他方の間にエラー検出訂正回路
を配設し、該メモリセルアレイの一方及び他方の一辺に
沿いワード線と平行に走るデータバスを該エラー検出訂
正回路の入力端へ接続するようにしてなることを特徴と
するものである。
本発明では第１図に示すようにメモリセルアレイを２分
し、エラー訂正回路などは分割セルアレイブロックの間
に配設する。本例ではメモリ容量はやはり１Ｍビット、
ワード線ＷＬ数とビット線ＢＬ数は同数、ＥＣＣはハミ
ングコード方式としており、従ってセルアレイブロック
の各半分１０Ａ、ＩＯＢは５１２＋９６本のビット線と
１０２４本のワード線となり、各々にカラム／ロープコ
ータ１２Ａと１２Ｂ、１４Ａと１４Ｂが設けられる。ア
クセスされるメモリセルＣｉを含むセル群のビット数は
やはり３２＋６ビツトであるが、これらも２分されるの
でその各々Ｃｇ１．０ｇ□はそれぞれ１９ビツトになる
。従ってセルアレイ１０Ａ。
し、エラー訂正回路などは分割セルアレイブロックの間
に配設する。本例ではメモリ容量はやはり１Ｍビット、
ワード線ＷＬ数とビット線ＢＬ数は同数、ＥＣＣはハミ
ングコード方式としており、従ってセルアレイブロック
の各半分１０Ａ、ＩＯＢは５１２＋９６本のビット線と
１０２４本のワード線となり、各々にカラム／ロープコ
ータ１２Ａと１２Ｂ、１４Ａと１４Ｂが設けられる。ア
クセスされるメモリセルＣｉを含むセル群のビット数は
やはり３２＋６ビツトであるが、これらも２分されるの
でその各々Ｃｇ１．０ｇ□はそれぞれ１９ビツトになる
。従ってセルアレイ１０Ａ。
１０Ｂに沿って配設されるデータバスＤＢ＋、ＤＢ２の
本数は１９となり、従来（第４図）の半分になる。この
結果バス幅（データバスが敷設される区域の幅）Ｗが従
来の半分になり、またデータバスの長さが従来の半分に
なるので集積度の向上が期待でき、また寄生容量の減少
による駆動速度の高速化及び低消費電力化が図れる。
本数は１９となり、従来（第４図）の半分になる。この
結果バス幅（データバスが敷設される区域の幅）Ｗが従
来の半分になり、またデータバスの長さが従来の半分に
なるので集積度の向上が期待でき、また寄生容量の減少
による駆動速度の高速化及び低消費電力化が図れる。
第１図ではセルアレイブロックＩＯＡとＩＯＢの間のス
ペース一杯に６組のパリティ検査回路２０、エラー訂正
回路２２、セレクタ２４、およびデータ出力アンプ２６
が配設されているが、実際にはこれらは該スペースの半
分程度で充分であり、残りのスペースにはクロック発生
器などの他の回路部品を配設することができる。
ペース一杯に６組のパリティ検査回路２０、エラー訂正
回路２２、セレクタ２４、およびデータ出力アンプ２６
が配設されているが、実際にはこれらは該スペースの半
分程度で充分であり、残りのスペースにはクロック発生
器などの他の回路部品を配設することができる。
第２図は本発明の他の実施例を示す。本例ではメモリ容
量はやはり１Ｍビット、ワード線ＷＬとビット線ＢＬの
本数は同じとしており、従って三等分したセルアレイブ
ロックの一方１０Ａ及び他方１０Ｂのビット線数は共に
５１２＋３２本、ワード線ＷＬ数は１０２４本である。
量はやはり１Ｍビット、ワード線ＷＬとビット線ＢＬの
本数は同じとしており、従って三等分したセルアレイブ
ロックの一方１０Ａ及び他方１０Ｂのビット線数は共に
５１２＋３２本、ワード線ＷＬ数は１０２４本である。
水平データバスＤＢＩ、ＤＢ３は共に１６＋１本、垂直
データバスＤＢ ２．ＤＢ ４も共に１６＋１本であり
、セルアレイブロックＩＯＡ、ＩＯＢの間のスペースに
水平パリティチェック回路３０Ａ、３０Ｂ、垂直パリテ
ィチェック回路３２Ａ、３２Ｂ、アンドゲート３４Ａ〜
３４Ｃ１排他オアゲート３６、データ出力アンプ３８が
配設される。この場合もバス幅Ｗは従来（第３図）の３
３＋３３本に対し１７＋１７本であるからはソ“半減す
る。またデータバスＤＢＩ−ＤＢ４の長さは従来の半分
でよく、寄生容量の低減、駆動速度の高速化、消費電力
の低減が図れる。
データバスＤＢ ２．ＤＢ ４も共に１６＋１本であり
、セルアレイブロックＩＯＡ、ＩＯＢの間のスペースに
水平パリティチェック回路３０Ａ、３０Ｂ、垂直パリテ
ィチェック回路３２Ａ、３２Ｂ、アンドゲート３４Ａ〜
３４Ｃ１排他オアゲート３６、データ出力アンプ３８が
配設される。この場合もバス幅Ｗは従来（第３図）の３
３＋３３本に対し１７＋１７本であるからはソ“半減す
る。またデータバスＤＢＩ−ＤＢ４の長さは従来の半分
でよく、寄生容量の低減、駆動速度の高速化、消費電力
の低減が図れる。
水平パリティ （ＨＰ）チェック回路３０Ａと３０Ｂ、
および垂直パリティ （ＶＰ）チェック回路３２Ａと３
２Ｂはそれぞれ第３図のように１つに纏めてもよいが、
このようにするとデータバスＤＢｌ、ＤＢ３とＤＢ ２
． ＤＢ ａがＨＰ／ＶＰチェック回路入力側で交叉す
ることになる。第２図のようにセルアレイブロック１０
Ａ、１０８ｉにＨＰ／ＶＰチェックを行ない、その結果
をアンドゲート３４Ａ、３４Ｂで纏めるようにすればハ
ス線の交叉を避けることができる。
および垂直パリティ （ＶＰ）チェック回路３２Ａと３
２Ｂはそれぞれ第３図のように１つに纏めてもよいが、
このようにするとデータバスＤＢｌ、ＤＢ３とＤＢ ２
． ＤＢ ａがＨＰ／ＶＰチェック回路入力側で交叉す
ることになる。第２図のようにセルアレイブロック１０
Ａ、１０８ｉにＨＰ／ＶＰチェックを行ない、その結果
をアンドゲート３４Ａ、３４Ｂで纏めるようにすればハ
ス線の交叉を避けることができる。
この第２図でも水平／垂直パリティチェック回路、アン
ドゲート、被アクセスメモリセルＣｉの読出データ修正
用の排他オアゲート３６、データ出力アンプ３８はセル
アレイブロックＩＯＡ、１０Ｂの間のスペースの一部に
収容でき、残部にはクロック発生器などの他の回路要素
を配設することができる。
ドゲート、被アクセスメモリセルＣｉの読出データ修正
用の排他オアゲート３６、データ出力アンプ３８はセル
アレイブロックＩＯＡ、１０Ｂの間のスペースの一部に
収容でき、残部にはクロック発生器などの他の回路要素
を配設することができる。
また第１図および第２図のエラーチェック、訂正動作は
第３図および第４図のそれと同じである。
第３図および第４図のそれと同じである。
以上説明したように本発明によればＥＣＣ回路付きＲＡ
Ｍのデータバス幅及び長さを半減することができ、集積
度の向上、バス寄生容量の低減、動作速度の向上、アク
セス時間の短絡、データバスの信号増幅回路の小型化、
消費電力の低減などが期待できる。本発明はダイナミッ
クＲＡＭだけでなく、スタティックＲＡＭ及びＲＯＭに
も適用できる。
Ｍのデータバス幅及び長さを半減することができ、集積
度の向上、バス寄生容量の低減、動作速度の向上、アク
セス時間の短絡、データバスの信号増幅回路の小型化、
消費電力の低減などが期待できる。本発明はダイナミッ
クＲＡＭだけでなく、スタティックＲＡＭ及びＲＯＭに
も適用できる。
第１図及び第２図は本発明の実施例を示す説明図、第３
図および第４図は従来装置の説明図である。 図面で、１０はメモリセルアレイ、２０，２２゜２４お
よび３０，３２，３４．３６はエラー検出訂正回路、Ｄ
Ｂはデータバスである。
図および第４図は従来装置の説明図である。 図面で、１０はメモリセルアレイ、２０，２２゜２４お
よび３０，３２，３４．３６はエラー検出訂正回路、Ｄ
Ｂはデータバスである。
Claims (1)
- メモリセルアレイと同じチップ上にエラー検出訂正回
路を搭載した半導体記憶装置において、メモリセルアレ
イをワード線方向で２分し、その２分されたメモリセル
アレイの一方と他方の間にエラー検出訂正回路を配設し
、該メモリセルアレイの一方及び他方の一辺に沿いワー
ド線と平行に走るデータバスを該エラー検出訂正回路の
入力端へ接続するようにしてなることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103332A JPS61261898A (ja) | 1985-05-15 | 1985-05-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103332A JPS61261898A (ja) | 1985-05-15 | 1985-05-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61261898A true JPS61261898A (ja) | 1986-11-19 |
Family
ID=14351205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103332A Pending JPS61261898A (ja) | 1985-05-15 | 1985-05-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61261898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203596A (ja) * | 1992-11-23 | 1994-07-22 | Samsung Electron Co Ltd | 半導体メモリ装置及びそのメモリセルアレイの配置方法 |
| US7710764B2 (en) | 2001-07-04 | 2010-05-04 | Renesas Technology Corp. | Semiconductor memory cells with shared p-type well |
-
1985
- 1985-05-15 JP JP60103332A patent/JPS61261898A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203596A (ja) * | 1992-11-23 | 1994-07-22 | Samsung Electron Co Ltd | 半導体メモリ装置及びそのメモリセルアレイの配置方法 |
| US7710764B2 (en) | 2001-07-04 | 2010-05-04 | Renesas Technology Corp. | Semiconductor memory cells with shared p-type well |
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