JPH0982088A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH0982088A JPH0982088A JP7238570A JP23857095A JPH0982088A JP H0982088 A JPH0982088 A JP H0982088A JP 7238570 A JP7238570 A JP 7238570A JP 23857095 A JP23857095 A JP 23857095A JP H0982088 A JPH0982088 A JP H0982088A
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- JP
- Japan
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- dram
- signal
- memory write
- refresh
- write signal
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- Pending
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Abstract
(57)【要約】
【課題】 ＤＲＡＭが誤ってテストモードに切り替わる
等の不具合を生じることなく、メモリライト信号の外部
端子を１本にし、ＤＲＡＭ、ＳＲＡＭの両方に接続し
て、ＣＢＲリフレッシュが行えるようにする。 【解決手段】 メモリライト信号がアクティブの間にリ
フレッシュ要求が発生したときは、該メモリライト信号
がインアクティブになるのを待ってリフレッシュが行わ
れるようにする。
等の不具合を生じることなく、メモリライト信号の外部
端子を１本にし、ＤＲＡＭ、ＳＲＡＭの両方に接続し
て、ＣＢＲリフレッシュが行えるようにする。 【解決手段】 メモリライト信号がアクティブの間にリ
フレッシュ要求が発生したときは、該メモリライト信号
がインアクティブになるのを待ってリフレッシュが行わ
れるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムに係り、特に、ＳＲＡＭとＤＲＡＭに共通のメモリ
ライト信号を出力するようにされたコンピュータを含む
コンピュータシステムに用いるのに好適な、意図しない
テストモードへの切替え等の不都合を生じることなく、
ＳＲＡＭとＤＲＡＭを同時に使用することが可能なコン
ピュータシステムに関する。
テムに係り、特に、ＳＲＡＭとＤＲＡＭに共通のメモリ
ライト信号を出力するようにされたコンピュータを含む
コンピュータシステムに用いるのに好適な、意図しない
テストモードへの切替え等の不都合を生じることなく、
ＳＲＡＭとＤＲＡＭを同時に使用することが可能なコン
ピュータシステムに関する。
【０００２】
【従来の技術】従来、コンピュータ、例えば特定用途向
けのＡＳＩＣ（アプリケーション・スペシフィック・Ｉ
Ｃ）マイコン１０にＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）２０及びＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）２２を接続する場合、
図１に示す如く、ＡＳＩＣマイコン１０の内部にＣＰＵ
（セントラル・プロセシング・ユニット）１２からのク
ロックに同期したメモリライト信号（内部信号）ＭＷ
のタイミングを、メモリ用に少し遅らせ、非同期のメモ
リライト信号（外部信号）ＥＭＷ に変換して、前記Ｓ
ＲＡＭ２０に出力するタイミングアダプタ（ＴＡ）１４
と、前記メモリライト信号ＭＷ に応じて、ＤＲＡＭ２
２へ、ローアドレス・ストローブ信号ＲＡＳ 、コラム
アドレス・ストローブ信号ＣＡＳ 及び、前記ＳＲＡＭ
２０へのメモリライト信号ＥＭＷ とは独立したＤＲＡＭ
２２へのライト信号ＷＥ を生成するＤＲＡＭコントロ
ーラ１６とを設け、ＳＲＡＭ２０へのメモリライト信号
ＥＭＷ とＤＲＡＭ２２へのメモリライト信号ＷＥ と
は独立させていた。
けのＡＳＩＣ（アプリケーション・スペシフィック・Ｉ
Ｃ）マイコン１０にＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）２０及びＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）２２を接続する場合、
図１に示す如く、ＡＳＩＣマイコン１０の内部にＣＰＵ
（セントラル・プロセシング・ユニット）１２からのク
ロックに同期したメモリライト信号（内部信号）ＭＷ
のタイミングを、メモリ用に少し遅らせ、非同期のメモ
リライト信号（外部信号）ＥＭＷ に変換して、前記Ｓ
ＲＡＭ２０に出力するタイミングアダプタ（ＴＡ）１４
と、前記メモリライト信号ＭＷ に応じて、ＤＲＡＭ２
２へ、ローアドレス・ストローブ信号ＲＡＳ 、コラム
アドレス・ストローブ信号ＣＡＳ 及び、前記ＳＲＡＭ
２０へのメモリライト信号ＥＭＷ とは独立したＤＲＡＭ
２２へのライト信号ＷＥ を生成するＤＲＡＭコントロ
ーラ１６とを設け、ＳＲＡＭ２０へのメモリライト信号
ＥＭＷ とＤＲＡＭ２２へのメモリライト信号ＷＥ と
は独立させていた。
【０００３】しかしながら、このような方法では、ＤＲ
ＡＭ２２とＳＲＡＭ２０で異なるメモリライト信号ＷＥ
、ＥＭＷ を用いるため、ＡＳＩＣマイコン１０の外
部端子を２本も専有することになり、面積効率が低かっ
た。
ＡＭ２２とＳＲＡＭ２０で異なるメモリライト信号ＷＥ
、ＥＭＷ を用いるため、ＡＳＩＣマイコン１０の外
部端子を２本も専有することになり、面積効率が低かっ
た。
【０００４】このような問題点を解決するべく、ＤＲＡ
Ｍ２２及びＳＲＡＭ２０へのメモリライト信号を共通化
し、図２に示す如く、ＤＲＡＭ２２へも、タイミングア
ダプタ１４からＳＲＡＭ２０へ出力されるメモリライト
信号ＥＭＷ を与えて、ＡＳＩＣマイコン１０の外部端
子を節約することが考えられる。
Ｍ２２及びＳＲＡＭ２０へのメモリライト信号を共通化
し、図２に示す如く、ＤＲＡＭ２２へも、タイミングア
ダプタ１４からＳＲＡＭ２０へ出力されるメモリライト
信号ＥＭＷ を与えて、ＡＳＩＣマイコン１０の外部端
子を節約することが考えられる。
【０００５】一方、ＤＲＡＭ２２は、周期的に記憶内容
をリフレッシュする必要がある。そこで、前記ＤＲＡＭ
コントローラ１６内のステートマシンを図３に示す如く
構成し、待機状態のＩＤＬＥステートで、リフレッシュ
要求ＲＥＦＲＥＱが発生していないインアクティブ（例
えばＬレベル）時に、ＤＲＡＭアクセス要求ＤＡＲＭが
発生し、アクティブ（例えばＨレベル）となった通常の
ＤＲＡＭアクセス時は、まずＲＡＳステートでＲＡＳ信
号をアクティブ（例えばＬレベル）にした後、ＣＡＳス
テートでＣＡＳ信号をアクティブ（例えばＬレベル）と
して、メモリウェイト状態（ＷＡＩＴ＝Ｈレベル）と
し、一方、タイマ等より定期的にリフレッシュ要求ＲＥ
ＦＲＥＱが発生してアクティブ（Ｈレベル）となったと
きは、ＤＲＡＭアクセス時とは逆に、図４に示す如く、
まずＲＦ１ステートでＣＡＳ信号をアクティブとした
後、ＲＦ２ステートでＲＡＳ信号をアクティブとして、
リフレッシュ指令をＤＲＡＭ２２に与えること（ＣＢＲ
（ＣＡＳビフォアＲＡＳ）リフレッシュ）が行われてい
る。
をリフレッシュする必要がある。そこで、前記ＤＲＡＭ
コントローラ１６内のステートマシンを図３に示す如く
構成し、待機状態のＩＤＬＥステートで、リフレッシュ
要求ＲＥＦＲＥＱが発生していないインアクティブ（例
えばＬレベル）時に、ＤＲＡＭアクセス要求ＤＡＲＭが
発生し、アクティブ（例えばＨレベル）となった通常の
ＤＲＡＭアクセス時は、まずＲＡＳステートでＲＡＳ信
号をアクティブ（例えばＬレベル）にした後、ＣＡＳス
テートでＣＡＳ信号をアクティブ（例えばＬレベル）と
して、メモリウェイト状態（ＷＡＩＴ＝Ｈレベル）と
し、一方、タイマ等より定期的にリフレッシュ要求ＲＥ
ＦＲＥＱが発生してアクティブ（Ｈレベル）となったと
きは、ＤＲＡＭアクセス時とは逆に、図４に示す如く、
まずＲＦ１ステートでＣＡＳ信号をアクティブとした
後、ＲＦ２ステートでＲＡＳ信号をアクティブとして、
リフレッシュ指令をＤＲＡＭ２２に与えること（ＣＢＲ
（ＣＡＳビフォアＲＡＳ）リフレッシュ）が行われてい
る。
【０００６】又、図５に示す如く、メモリライト信号Ｗ
Ｅ がアクティブである時にＣＢＲが成立したＷＣＢＲ
（ライト・アンド・ＣＢＲ）サイクル時は、ＤＲＡＭ２
２をテストモードに切換えることも行われている。
Ｅ がアクティブである時にＣＢＲが成立したＷＣＢＲ
（ライト・アンド・ＣＢＲ）サイクル時は、ＤＲＡＭ２
２をテストモードに切換えることも行われている。
【０００７】
【発明が解決しようとする課題】このような場合、図４
に示す如く、メモリライト信号ＷＥ がインアクティブ
のままであれば問題は無いが、ＳＲＡＭ２０にデータ書
き込みを行っており、メモリライト信号ＥＭＷ がアク
ティブ（Ｌレベル）である最中に、ＤＲＡＭコントロー
ラ１６がＣＢＲリフレッシュ指令を発生すると、図２の
ような接続では、図６に示す如く、ＷＣＢＲサイクルと
誤認識され、ＤＲＡＭ２２がテストモードに切り替わっ
てしまうという問題点を有していた。
に示す如く、メモリライト信号ＷＥ がインアクティブ
のままであれば問題は無いが、ＳＲＡＭ２０にデータ書
き込みを行っており、メモリライト信号ＥＭＷ がアク
ティブ（Ｌレベル）である最中に、ＤＲＡＭコントロー
ラ１６がＣＢＲリフレッシュ指令を発生すると、図２の
ような接続では、図６に示す如く、ＷＣＢＲサイクルと
誤認識され、ＤＲＡＭ２２がテストモードに切り替わっ
てしまうという問題点を有していた。
【０００８】このような問題点を解消するべく、ＤＲＡ
Ｍ２２のリフレッシュ中は、ＣＰＵ１２からのメモリラ
イト信号ＭＷ をアクティブにしないようにすることも
考えられるが、ＣＰＵ１２の回路が複雑になるだけでな
く、実行サイクルが増加して、ウェイト状態が長くなる
ため、性能が低下するという問題点を有していた。
Ｍ２２のリフレッシュ中は、ＣＰＵ１２からのメモリラ
イト信号ＭＷ をアクティブにしないようにすることも
考えられるが、ＣＰＵ１２の回路が複雑になるだけでな
く、実行サイクルが増加して、ウェイト状態が長くなる
ため、性能が低下するという問題点を有していた。
【０００９】あるいは、リフレッシュ指令を、通常のア
クセス時とは逆に、例えばＣＡＳをＲＡＳの前に送るＣ
ＢＲリフレッシュでなく、リフレッシュ用の特別なアド
レスをＤＲＡＭ２２に送るＲＡＳオンリー・リフレッシ
ュにすることも考えられるが、ＣＰＵ１２にリフレッシ
ュ専用サイクルを設けなければならず、又、これによっ
てメモリアクセスがブロックされ、性能が低下するとい
う問題点を有していた。
クセス時とは逆に、例えばＣＡＳをＲＡＳの前に送るＣ
ＢＲリフレッシュでなく、リフレッシュ用の特別なアド
レスをＤＲＡＭ２２に送るＲＡＳオンリー・リフレッシ
ュにすることも考えられるが、ＣＰＵ１２にリフレッシ
ュ専用サイクルを設けなければならず、又、これによっ
てメモリアクセスがブロックされ、性能が低下するとい
う問題点を有していた。
【００１０】従って、ＳＲＡＭ／ＲＯＭアクセスと同時
にリフレッシュ可能なＣＢＲリフレッシュ方式を止める
ことはできなかった。
にリフレッシュ可能なＣＢＲリフレッシュ方式を止める
ことはできなかった。
【００１１】本発明は、前記従来の問題点を解消するべ
くなされたもので、メモリライト信号をＳＲＡＭとＤＲ
ＡＭで共通化した場合でも、誤ってテストモードに切り
替わる等の不具合を生じることがないようにすることを
目的とする。
くなされたもので、メモリライト信号をＳＲＡＭとＤＲ
ＡＭで共通化した場合でも、誤ってテストモードに切り
替わる等の不具合を生じることがないようにすることを
目的とする。
【００１２】
【課題を解決するための手段】本発明は、ＳＲＡＭと、
ローアドレス・ストローブ信号とコラムアドレス・スト
ローブ信号がアクティブになる順序が、通常アクセス時
と逆になったときにリフレッシュが行われるようにされ
たＤＲＡＭと、該ＤＲＡＭを直接接続するためのＤＲＡ
Ｍコントローラを含み、前記ＳＲＡＭ及びＤＲＡＭに共
通のメモリライト信号を出力するようにされたコンピュ
ータと、を備えたコンピュータシステムにおいて、前記
メモリライト信号がアクティブの間にリフレッシュ要求
が発生した時は、該メモリライト信号がインアクティブ
になるのを待ってリフレッシュが行われるようにして、
前記目的を達成したものである。
ローアドレス・ストローブ信号とコラムアドレス・スト
ローブ信号がアクティブになる順序が、通常アクセス時
と逆になったときにリフレッシュが行われるようにされ
たＤＲＡＭと、該ＤＲＡＭを直接接続するためのＤＲＡ
Ｍコントローラを含み、前記ＳＲＡＭ及びＤＲＡＭに共
通のメモリライト信号を出力するようにされたコンピュ
ータと、を備えたコンピュータシステムにおいて、前記
メモリライト信号がアクティブの間にリフレッシュ要求
が発生した時は、該メモリライト信号がインアクティブ
になるのを待ってリフレッシュが行われるようにして、
前記目的を達成したものである。
【００１３】本発明においては、メモリライト信号がア
クティブの間にリフレッシュ信号が発生しても、直ちに
リフレッシュ指令を発生することなく、メモリライト信
号がインアクティブになってから、リフレッシュ指令を
発生するようにしている。従って、ＳＲＡＭへのメモリ
ライト信号がアクティブになっていても、ＷＣＢＲサイ
クル等に誤認識されて、テストモード等に誤って入るこ
とがない。
クティブの間にリフレッシュ信号が発生しても、直ちに
リフレッシュ指令を発生することなく、メモリライト信
号がインアクティブになってから、リフレッシュ指令を
発生するようにしている。従って、ＳＲＡＭへのメモリ
ライト信号がアクティブになっていても、ＷＣＢＲサイ
クル等に誤認識されて、テストモード等に誤って入るこ
とがない。
【００１４】
【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１５】本実施形態においては、図２に示したよう
なコンピュータシステムにおいて、ＤＲＡＭコントロー
ラ１６内のステートマシンを図７に示す如く構成し、待
機状態のＩＤＬＥステートからリフレッシュ指令のため
のＲＦ１ステートに入る条件に、リフレッシュ要求ＲＥ
ＦＲＥＱがアクティブ（例えばＨレベル）であるだけで
なく、メモリライト信号ＭＷ がインアクティブ（例え
ばＨレベル）という条件を付加すると共に、これに対応
して、ＩＤＬＥステートからＲＡＳステートへ入る条件
にも、リフレッシュ要求ＲＥＦＲＥＱがインアクティブ
（例えばＬレベル）であるだけでなく、メモリライト信
号ＭＷ がインアクティブ（Ｈレベル）でないという条
件を加えている。
なコンピュータシステムにおいて、ＤＲＡＭコントロー
ラ１６内のステートマシンを図７に示す如く構成し、待
機状態のＩＤＬＥステートからリフレッシュ指令のため
のＲＦ１ステートに入る条件に、リフレッシュ要求ＲＥ
ＦＲＥＱがアクティブ（例えばＨレベル）であるだけで
なく、メモリライト信号ＭＷ がインアクティブ（例え
ばＨレベル）という条件を付加すると共に、これに対応
して、ＩＤＬＥステートからＲＡＳステートへ入る条件
にも、リフレッシュ要求ＲＥＦＲＥＱがインアクティブ
（例えばＬレベル）であるだけでなく、メモリライト信
号ＭＷ がインアクティブ（Ｈレベル）でないという条
件を加えている。
【００１６】図７のようなステートマシンであれば、メ
モリライト信号ＭＷ がアクティブ中にリフレッシュ要
求が発生してＲＥＦＲＥＱがアクティブ（Ｈレベル）に
なっても、リフレッシュ要求ＲＥＦＲＥＱは、ＣＢＲサ
イクルによりＲＡＳ信号がアクティブになった時にイン
アクティブとされるため、図６に実線で示す如く、メモ
リライト信号ＭＷ がインアクティブ（Ｈレベル）にな
るまで待って、ＲＦ１ステートに遷移する。従って、Ｗ
ＣＢＲ成立と誤認識されてテストモードに入ってしまう
ことがない。
モリライト信号ＭＷ がアクティブ中にリフレッシュ要
求が発生してＲＥＦＲＥＱがアクティブ（Ｈレベル）に
なっても、リフレッシュ要求ＲＥＦＲＥＱは、ＣＢＲサ
イクルによりＲＡＳ信号がアクティブになった時にイン
アクティブとされるため、図６に実線で示す如く、メモ
リライト信号ＭＷ がインアクティブ（Ｈレベル）にな
るまで待って、ＲＦ１ステートに遷移する。従って、Ｗ
ＣＢＲ成立と誤認識されてテストモードに入ってしまう
ことがない。
【００１７】マイコンでは、命令フェッチのため、必ず
リードサイクルが存在するので、メモリライト信号ＭＷ
が長時間アクティブになることはなく、リフレッシュ
周期が異常に延びることはない。なお、異常に長時間Ｗ
ＡＩＴを外部から入れられると、データが揮発してしま
う恐れがあるが、数万クロックのＷＡＩＴという非現実
的なことが起こらなければ、問題無い。
リードサイクルが存在するので、メモリライト信号ＭＷ
が長時間アクティブになることはなく、リフレッシュ
周期が異常に延びることはない。なお、異常に長時間Ｗ
ＡＩＴを外部から入れられると、データが揮発してしま
う恐れがあるが、数万クロックのＷＡＩＴという非現実
的なことが起こらなければ、問題無い。
【００１８】なお、前記実施例においては、ＤＲＡＭ２
２がＣＢＲリフレッシュ方式とされ、ＣＡＳ信号がＲＡ
Ｓ信号よりも前にアクティブとなったときにリフレッシ
ュするようにされていたが、ＣＡＳ信号とＲＡＳ信号を
アクティブにする順序はこれに限定されず、通常アクセ
ス時に、逆に、ＣＡＳ信号がＲＡＳ信号よりも前に出力
されるようにされている場合には、逆にＲＡＳ信号がＣ
ＡＳ信号よりも前に出力されたときに、リフレッシュが
行われるようにされていてもよい。いずれにしても、ロ
ーアドレス・ストローブ信号とコラムアドレス・ストロ
ーブ信号がアクティブになる順序が、通常アクセス時と
逆になったときにリフレッシュが行われるようにされて
いればよい。
２がＣＢＲリフレッシュ方式とされ、ＣＡＳ信号がＲＡ
Ｓ信号よりも前にアクティブとなったときにリフレッシ
ュするようにされていたが、ＣＡＳ信号とＲＡＳ信号を
アクティブにする順序はこれに限定されず、通常アクセ
ス時に、逆に、ＣＡＳ信号がＲＡＳ信号よりも前に出力
されるようにされている場合には、逆にＲＡＳ信号がＣ
ＡＳ信号よりも前に出力されたときに、リフレッシュが
行われるようにされていてもよい。いずれにしても、ロ
ーアドレス・ストローブ信号とコラムアドレス・ストロ
ーブ信号がアクティブになる順序が、通常アクセス時と
逆になったときにリフレッシュが行われるようにされて
いればよい。
【００１９】
【発明の効果】以上説明したとおり、本発明によれば、
メモリライトの外部端子を１本にし、ＤＲＡＭ、ＳＲＡ
Ｍの両方に接続した場合でも、誤ってテストモードに切
り替わる等の不具合を生じることなく、ＤＲＡＭのリフ
レッシュを行うことが可能となる。
メモリライトの外部端子を１本にし、ＤＲＡＭ、ＳＲＡ
Ｍの両方に接続した場合でも、誤ってテストモードに切
り替わる等の不具合を生じることなく、ＤＲＡＭのリフ
レッシュを行うことが可能となる。
【図１】ＡＳＩＣマイコンにＤＲＡＭ及びＳＲＡＭが接
続された、従来のコンピュータシステムの一例の構成を
示すブロック図
続された、従来のコンピュータシステムの一例の構成を
示すブロック図
【図２】同じくＤＲＡＭとＳＲＡＭへのメモリライト信
号を共通にした場合の構成の例を示すブロック図
号を共通にした場合の構成の例を示すブロック図
【図３】図２のＤＲＡＭコントローラのステートマシン
の例を示す線図
の例を示す線図
【図４】ＤＲＡＭコントローラにおけるＣＢＲリフレッ
シュ方式を説明するための図
シュ方式を説明するための図
【図５】同じく、ＷＣＢＲサイクルを説明するための図
【図６】従来例と本発明の実施形態における各部信号波
形を比較して示すタイムチャート
形を比較して示すタイムチャート
【図７】本発明の実施形態におけるＤＲＡＭコントロー
ラのステートマシンの例を示す線図
ラのステートマシンの例を示す線図
１０…ＡＳＩＣマイコン １２…ＣＰＵ １４…タイミングアダプタ １６…ＤＲＡＭコントローラ ２０…ＳＲＡＭ ２２…ＤＲＡＭ
Claims (2)
- 【請求項１】ＳＲＡＭと、 ローアドレス・ストローブ信号とコラムアドレス・スト
ローブ信号がアクティブになる順序が、通常アクセス時
と逆になったときにリフレッシュが行われるようにされ
たＤＲＡＭと、 該ＤＲＡＭを直接接続するためのＤＲＡＭコントローラ
を含み、前記ＳＲＡＭ及びＤＲＡＭに共通のメモリライ
ト信号を出力するようにされたコンピュータと、 を備えたコンピュータシステムにおいて、 前記メモリライト信号がアクティブの間にリフレッシュ
要求が発生した時は、該メモリライト信号がインアクテ
ィブになるのを待ってリフレッシュが行われるようにし
たことを特徴とするコンピュータシステム。 - 【請求項２】請求項１において、前記ＤＲＡＭコントロ
ーラ内部のステートマシンで、リフレッシュ指令を発生
する条件に、メモリライト信号がインアクティブである
という条件を付加したことを特徴とするコンピュータシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238570A JPH0982088A (ja) | 1995-09-18 | 1995-09-18 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238570A JPH0982088A (ja) | 1995-09-18 | 1995-09-18 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982088A true JPH0982088A (ja) | 1997-03-28 |
Family
ID=17032193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238570A Pending JPH0982088A (ja) | 1995-09-18 | 1995-09-18 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295243B1 (en) * | 1998-11-30 | 2001-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1995
- 1995-09-18 JP JP7238570A patent/JPH0982088A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295243B1 (en) * | 1998-11-30 | 2001-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6654299B2 (en) | 1998-11-30 | 2003-11-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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